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整数时钟分频器,分输入信号的频率
混合信号模块集/锁相环/构建模块
的单一模量预定标器分系统块将输入信号的频率除以一个可调整数值,N,转交给div-by端口。在频率合成器电路中,如锁相环(PLL)系统中,这些预分器将频率分成两部分VCO输出频率为整数值。在预分频器输出端口产生的较低频率可与PFD块的参考输入相比较。单模预分频器也称为整数时钟分频器。
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时钟在
输入时钟频率,指定为标量。在锁相环系统中时钟在端口连接到a的输出端口VCO块。
数据类型:双
双
div-by
输出与输入时钟频率之比,用标量整数表示。
clk出来
输出时钟频率,以标量表示。在PLL系统中clk出来端口连接到a的反馈输入端口PFD块。的输出clk出来端口是一个振幅为1v的方形脉冲序列。
启用增加的缓冲区大小
选择在模拟期间启用增加缓冲区大小。的缓冲区大小逻辑的决定在单一模量预定标器块。默认情况下,取消勾选。
缓冲区大小
1
模拟期间可用的输入缓冲的样本数,指定为正整数标量。属性的缓冲区大小逻辑的决定在单一模量预定标器块。
选择不同的模拟解算器或采样策略可以更改生成准确输出样本所需的输入样本数。设定缓冲区大小设置为足够大的值,以便输入缓冲区包含所需的所有输入样本。
仅当启用增加的缓冲区大小选项,在“块参数”对话框中选中。
使用“NBuffer”get_param (gcb)的当前值缓冲区大小。
“NBuffer”get_param (gcb)
使用set_param (gcb NBuffer,值)设置缓冲区大小到一个特定的值。
set_param (gcb NBuffer,值)
打开模型singleModulusPrescaler。该模型由脉冲发生器和单模预分压器组成。
singleModulusPrescaler
的单一模量预定标器块包含整数时钟分压器子系统。在子系统内部,触发器端口跟踪接收到的输入时钟信号的上升沿时钟在端口。输出只在之后发送一个脉冲N已检测到周期。结果,输入时钟频率降低了一个因子N。
[1]哈,将核技术。射频微电子。上鞍河,NJ: Prentice Hall PTR, 1998。
PFD|VCO|双模量预定标器|带累加器的分式时钟分频器|带有DSM的分数时钟分频器
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