HDL Verifier™自动生成Verilog测试工作台^®和硬件描述语言(VHDL)^®设计验证。你可以用MATLAB^®或仿真万博1manbetx软件^®直接激发您的设计，然后使用HDL联合仿真或fpga在环Xilinx分析其响应^®和阿尔特拉^®FPGA板。这种方法不需要编写独立的Verilog或VHDL测试台。

HDL Verifier还在Cadence的模拟器中生成重用MATLAB和Simulink模型的组件万博1manbetx^®， Mentor Graphics^®，以及Synopsys^®．这些组件可以用作验证检查器模型，或者在更复杂的测试工作台环境中用作刺激，例如那些使用通用验证方法(UVM)的环境。