提取位

从输入信号输出连续比特的选择

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万博1manbetxSimulink / Logic和Bit操作
HDL编码器/逻辑和位操作

描述

这提取位块允许您从输入信号的存储整数值输出连续选择比特。使用提取物的比特用于定义用于选择输出位的方法的参数。

选择上半年输出包含最高有效位的输入位的一半。如果输入信号存在奇数位，则输出位的数量由等式给出
```
输出位数= CEIL（输入位数/ 2）
```
选择下半场输出包含最低有效位的输入位的一半。如果输入信号存在奇数位，则输出位的数量由等式给出
```
输出位数= CEIL（输入位数/ 2）
```
选择范围从最有效位开始输出输入信号的一定数量的最高有效位。指定输出最高有效位的数量比特数范围。
选择以最低有效位结束的范围输出输入信号的某个数量的最低有效位。指定输出的最低有效位数比特数范围。
选择位范围指示输入输出的一系列连续位位指数范围。你表明范围[开始结束]格式，输入位的指数连续地标记为最低有效位。

在模拟期间，此块不会在溢出警告上报告包裹。要报告这些警告，请参阅万博1manbetxsimulink.restorediagnostic.参考页面。由于溢出时，该块会报告错误。

港口

输入

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`port_1.`- 输入信号
标量|矢量|矩阵|N-D阵列

输入信号，指定为标量，矢量，矩阵或n-D阵列。浮点输入通过块不变。布尔基输入被视为uint8.信号。

笔记

在符号整数上执行位操作是困难的。您可以避免将输入信号的数据类型转换为无符号整数类型来避免困难。

数据类型：单身的|双倍的|INT8.|int16|INT32.|INT64.|uint8.|uint16|UINT32|UINT64|布尔基|固定点

输出

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`port_1.`- 提取位
标量|矢量|矩阵|N-D阵列

连续选择提取的位，指定为标量，矢量，矩阵或N-D阵列。浮点输入通过块不变。

数据类型：单身的|双倍的|INT8.|int16|INT32.|INT64.|uint8.|uint16|UINT32|UINT64|固定点

参数

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`提取物的比特`- 提取位的方法
`上半年`（默认）|`下半场`|`范围从最有效位开始`|`范围结尾至少有重要大`|`位范围`

选择从输入信号中提取位的方法。

考虑在二进制文件中表示的输入信号110111001：

如果你选择上半年为了提取物的比特参数，输出是11011在二进制中。
如果你选择下半场为了提取物的比特参数，输出是11001.在二进制中。
如果你选择范围从最有效位开始为了提取物的比特参数，并指定3.为了比特数参数，输出是110.在二进制中。
如果你选择以最低有效位结束的范围为了提取物的比特参数，并指定8.为了比特数参数，输出是10111001在二进制中。
如果你选择位范围为了提取物的比特参数，并指定[4 7]为了位指数参数，输出是1011.在二进制中。

程序使用

块参数：bitstoextract.

类型：字符向量

价值观：'上半半'|'下半部分'|'范围从最重要的位开始'|'以最重要的位结尾的范围'|'偏航范围'

默认：'上半'

`比特数`- 输出的位数
`8.`（默认）|正整数

从输入信号中选择输出的比特数。符号整数数据类型必须具有至少两个位。无符号数据整数类型可以与单个位短。

依赖性

启用此参数，设置提取物的比特到范围从最有效位开始要么以最低有效位结束的范围。

程序使用

块参数：numbits.

类型：字符向量

价值观：正整数

默认：'8'

`位指数`- 输出的连续等级范围
[0 7]（默认）|连续的范围

指定输出的输入信号的连续范围。指定范围[开始结束]格式。指数被分配给从最低有效位的0开始的输入比特。

依赖性

启用此参数，设置提取物的比特到位范围。

程序使用

块参数：bitidxrange.

类型：字符向量

价值观：连续的范围

默认：'[0 7]'

`输出缩放模式`- 输出缩放模式
`保留固定点缩放`（默认）|`将位字段视为整数`

选择要在输出位选择上使用的缩放模式：

当你选择保留固定点缩放，输入的固定点缩放用于确定数据类型转换期间的输出缩放。
当你选择将位字段视为整数，忽略输入的固定点缩放，并且仅使用存储的整数来计算输出数据类型。

程序使用

块参数：outscalingMode.

类型：字符向量

价值观：'保持定点缩放'|“将位字段作为整数”

默认：'保留固定点缩放'

模型例子

从存储的整数值提取位

从输入信号的存储整数值提取特定位。

开放式

块特征

数据类型	`布尔基`\|`双倍的`\|`固定点`\|`整数`\|`单身的`
直接喂养	`是的`
多维信号	`是的`
可变尺寸信号	`不`
零交叉检测	`不`

扩展能力

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。万博1manbetx

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。

HDL架构

此块具有单个默认的HDL体系结构。

HDL块属性

约束outputipeline.	通过在您的设计中移动现有延迟，在输出处放置寄存器数。分布式流水线不会重新分配这些寄存器。默认为`0.`。有关更多详细信息，请参阅约束outputipeline.（HDL编码器）。
InputPipeline.	输入管道级的数量以插入生成的代码。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅InputPipeline.（HDL编码器）。
outputpipeline.	输出流水线阶段以生成的代码插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅outputpipeline.（HDL编码器）。