描述

这IPC接收块接收并输出从一个核心发送到另一个核心的数据。

Core1将数据传输到其分配的内存(Core1-to Core2 Message RAM)，并从Core2分配的内存(Core2-to Core1 Message RAM)接收数据。类似地，Core2将数据传输到其分配的内存(Core2-to-Core1 Message RAM)，并从Core1的分配内存(Core1-to-Core2 Message RAM)接收数据。对于F2838xD, Core1/Core2可以是CPU1、CPU2或ARM Cortex-M4 (CM);对于F2837xD, Core1/Core2可以是CPU1或CPU2。

如果Core1和Core2都是C28x核心，则在消息RAM中分配两个核之间的数据和信道结构，并且在全局共享RAM中分配数据阵列。在C28x核心中，默认情况下，所有频道结构都在消息RAM中创建。

然而，如果其中一个核心是ARM Cortex M4(仅适用于F2838x)，那么数据数组只能使用Message RAM分配，因为内核之间的全局共享RAM不可用。为了容纳更多数据，只在消息RAM中创建所需的通道结构。因此，如果一个核心中用于发送块的信道数与其他核心中的接收块不匹配，数据传输就不会发生。

硬件中断块可以随附IPC接收基于硬件中断接收数据的块。

这些硬件中断可以在硬件中断块中使用以下参数设置:CPU中断号码1和派中断数量13.那14.那15.,16.分别。