生成IP核Zynq平台万博1manbetx
生成IP核
生成以Xilinx为目标的自定义IP核®ZC702, ZC706或ZedBoard™:
打开HDL工作流顾问。
在设定目标>设置目标设备和合成工具任务,为目标工作流程中,选择
IP核心代．编码器自动设定合成工具来
Xilinx Vivado，但你可以改变合成工具来Xilinx ISE．为目标平台中,选择
Xilinx Zynq ZC702评估试剂盒，Xilinx Zynq ZC706评估试剂盒,或Zedboard并点击运行这个任务．如果在下拉菜单中看不到目标硬件，请选择得到更多的下载目标支持包。万博1manbetx
在设定目标>设置目标接口任务:
参考设计和参考设计路径:如果你有一个下载的参考设计，选择你的参考设计．为参考设计路径，输入下载的参考设计组件的路径。
目标平台的接口:选择每个端口对应的接口，单击应用．
可以将每个DUT端口映射为以下接口之一:
AXI4-Lite:使用这个从接口访问控制寄存器或轻量级数据传输。HDL Coder™生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。AXI4:使用该从接口连接支持突发数据传输的组件。万博1manbetxHDL编码器生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。AXI4-Stream视频:使用该接口发送或接收32位标量视频数据流。外部端口:使用外接端口连接FPGA外接IO引脚，或连接其他外接IP核。连接FPGA外部IO引脚，用于位范围/地址/ FPGA引脚，输入一个pin名称单元格数组。如果不以单元格阵列格式输入pin名称，则在嵌入式系统工具项目中，外部端口将保持不连接。例如，您可以输入:
{' y10 '， ' a10 '， ' b10 '， ' d10 '}．单板特定的接口，例如
led通用，指拨开关，按钮L-R-U-D-S，Pmod连接器这里，Pmod连接器JB1，Pmod连接器JC1,或Pmod连接器JD1．使用这些外部端口连接到FPGA板上的外部IO引脚。在生成的IP核中，这些端口都是通用的外部端口。在后面的步骤中，如果您使用HDL Workflow Advisor将生成的IP核与嵌入式系统工具项目中的嵌入式软件集成，编码器将这些端口连接到特定于板的FPGA脚。
在HDL代码生成>生成RTL代码和IP核任务:
IP核心的文件夹: HDL Coder在输出文件夹中生成IP核心文件，包括HTML文档。
IP存储库:如果您有一个IP存储库文件夹，请手动输入它的路径或使用浏览按钮。编码器将生成的IP核复制到IP存储库文件夹中。
额外的源文件:如果您在设计中使用黑盒接口来包含现有的Verilog®或硬件描述语言(VHDL)®代码，输入文件名。手动输入每个文件名，用分号分隔(
；)，或使用添加按钮。源文件语言必须与目标语言匹配。生成IP核报告:启用此选项为IP核生成HTML文档。
如果您想在其他HDL Workflow Advisor任务中设置选项，请设置它们。
右键单击HDL代码生成>生成RTL代码和IP核任务和选择
运行到选定任务．要查看IP核报告，请单击消息窗口中的链接。
要了解关于自定义IP核生成的更多信息，请参见定制IP核一代．
要求和限制
生成自定义IP核:
DUT必须是一个原子系统。
同一个IP核中不能同时存在AXI4接口和AXI4- lite接口。
DUT不能包含Xilinx System Generator块。
如果目标语言是VHDL，而合成工具是Xilinx ISE，则DUT不能包含模型引用。
要将DUT端口映射到AXI4-Lite接口，输入和输出端口必须:
位宽小于或等于32位。
是标量。
当将DUT端口映射到axi4流视频接口时，需要满足以下要求和限制:
端口必须是32位的宽度。
端口必须是标量。
模型必须是单费率的。
最多支持一个视频输入接口和一个视频输出接口。
您的合成工具必须是Xilinx ISE。
中不支持axi4流视频接口万博1manbetxCoprocessing——阻塞处理器/ FPGA同步模式。
你也可以从以下列表中选择一个网站:
