功能验证通常消耗ASIC，SOC FPGA和FPGA设计项目的最大时间和资源。为了提高效率，验证团队正在采用Accellera通用验证方法（UVM）标准与IEEE标准1800 SystemVerilog（请参阅：最新博客博客第6部分和博客第10部分）。
这种方法背后的主要目标是通过可重复使用的验证组件提高验证效率。但是，手动创建和调试UVM验证组件仍需要大量的努力（参考：博客第8部分）。
由于许多芯片设计项目开始作为算法马铃薯®或万博1manbetx®，通过在UVM验证环境中重用MATLAB代码或SIMULINK模型，可以减少测试台的开发工作。万博1manbetx
HDL Verifier™可以从Matlab代码或Simulink模型自动生成SystemVerILog DPI组件。万博1manbetx该组件可以用作UVM验证记分板中的金色参考检查器模型，作为混合信号模拟中的行为数字或模拟组件模型，或者在UVM验证刺激中的序列项。
HDL验证者还可以直接从Simulink模型生成UVM组件。万博1manbetxHDL验证程序生成SystemVerilog UVM序列和记分牌测试台模型的组件。它还为正在测试的行为设计（DUT）产生SystemVerilog文件。然后可以用手工编码的RTL或使用使用HDL编码器产生的RTL替换行为DUT。
生成的组件可以作为导师图形中的完整UVM环境运行®ModelSim®或questa.®，韵律®Xcelium™或Synopsys®vcs.®。或者，可以将生成的组件结合到现有的UVM环境中。
从Simulink模型生成UVM测试台或测试组件。万博1manbetx
有关其他信息，请参阅HDL验证者。
