设计多像素/时钟FPGA应用

并行处理每个时钟的多个像素使FPGA和ASIC硬件能够处理4k、8k或高帧率视频流。Vision HDL工具箱™本机支持每时钟多像素处理。万博1manbetx它的帧到像素(Frame-to-Pixels)和像素到帧(pixel -to- frame)网关模块提供了简单的设置，可以将设计的输入和输出从一次一个像素切换到4或8个并行像素，并且它的内置模块(如图像过滤和边缘检测)本机支持这种模式。万博1manbetx

要开发自定义的每时钟多像素算法，Vision HDL工具箱中的Line Buffer块存储足够的行来形成您指定的邻域大小，并每次输出1、4或8个像素的列和控制信号。

所显示的设计是示例的自定义实现这个视频它使用内置块。它展示了如何使用Line Buffer创建四个平行邻域窗口，由定制设计的图像过滤器和边缘检测器处理。并行窗口有很大的重叠，因此设计的架构是为了共享这些硬件资源。最后，讨论了硬件微体系结构注意事项，如寄存器管道插入和在满足延迟需求的同时减少乘法器使用的方法。