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视觉HDL工具箱中的多像素每时钟处理
低延迟视频处理应用依赖FPGA和ASIC硬件来处理大量传入的像素数据。但4k和8k等高分辨率格式以及高帧率视频每秒包含太多像素,无法连续处理。数字硬件允许并行,但许多算法(如滤波器和边缘检测)操作在连续像素的窗口上,这使得高效的并行处理具有挑战性。
Vision HDL工具箱™本机支持每时钟多像素处理。万博1manbetx它的帧到像素和像素到帧网关模块提供了简单的设置,可以将设计的输入和输出从一次一个像素切换到4或8个并行。万博1manbetx受支持的算法,例如本例中显示的Image Filter和Edge Detector块,会根据指定的并行度自动更新其体系结构。他们用适当的延迟模拟这种行为,并使用HDL Coder™生成可合成的RTL,在这些重叠的邻域处理窗口之间共享资源。结果是,资源使用随每个时钟的像素数量呈子线性增长。
要利用此功能开发自定义的每时钟多像素算法,请使用Line Buffer块,如这个视频.
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