建立了MATLAB AXI主
您可以从MATLAB板载内存位置，使用MATLAB AXI主IP在FPGA设计和aximaster宾语。对象连接到IP通过物理电缆，并允许读取和写入从MATLAB命令行从存储器位置的命令。
要使用此功能，您必须下载一个硬件支持包为您的FPGA开发板。万博1manbetx看到下载FPGA板级支持包万博1manbetx。
从MATLAB访问板载内存位置®，您必须在您的FPGA设计的MATLAB AXI主IP。这个IP连接到从电路板上的内存位置。该IP也响应读取和MATLAB命令行写命令，通过JTAG，PCI Express卡或以太网电缆。
要设置AXI主IP从MATLAB访问，请按照下列设置步骤：
包括在你的FPGA设计的MATLAB AXI主IP。要为IP文件添加到您的项目的路径，请致电
setupAXIMasterForVivado要么setupAXIMasterForQuartus功能。在你的FPGA项目，指定地址的AXI主IP被允许访问。
注意
该AXI主IP支持AXI4精简版，A万博1manbetxXI4，以及Altera®阿瓦隆从存储位置。该FPGA互连自动交易AXI4转换为每个地址的协议。
编译您的FPGA项目，包括MATLAB AXI主IP。
您的FPGA电路板连接到使用物理电缆（JTAG，PCI Express卡或以太网线缆）的主机。
与你的编译程序设计的FPGA。
注意
或者，可以通过使用样品参考设计，诸如包括在这些实施例中的一个来执行在编码器HDL™指导工作流程下列步骤：IP核生成工作流程没有一个嵌入式ARM处理器：箭头DECA MAX 10 FPGA评估套件（HDL编码器）或（HDL编码器）。
一旦程序在你的FPGA板上运行，你可以创建一个MATLAB AXI主对象，aximaster。要访问主板上的从属侧存储器位置，使用readmemory和writememory此对象的方法。
JTAG注意事项
当使用JTAG为您的主板的物理连接，您可能必须使用相同JTAG连接附加的IP地址。这样的IP包括FPGA数据采集，Altera公司的SignalTap II或赛灵思®Vivado®逻辑分析仪的核心。MATLAB的AXI主IP可以在设计与使用JTAG连接其他IP共存，但是，只有这些应用程序可以在同一时间使用JTAG电缆。放开aximaster反对返回JTAG资源用于其他应用程序使用。
在JTAG电缆的最常见的冲突使用是重新编程的FPGA。停止任何FPGA的数据采集或MATLAB AXI主JTAG连接，才能使用电缆连接到FPGA进行编程。
主计算机和FPGA之间的最大数据速率由JTAG时钟频率的限制。为Altera板，JTAG时钟频率为12 MHz。或24兆赫。对于Xilinx板，JTAG时钟频率是33兆赫。或66兆赫。该JTAG频率取决于电缆的类型和由FPGA板支持的最大时钟频率。万博1manbetx
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