启动MATLAB软件。

将当前文件夹设置为在其中创建的文件夹为教程文件创建一个文件夹．

输入。启动筛选器设计器filterDesigner命令在MATLAB命令窗口。出现“筛选器设计与分析工具”对话框。

在“筛选器设计与分析工具”对话框中，设置以下筛选选项:

这些设置用于筛选器设计器为您创建的默认筛选器设计。如果您不需要更改过滤器，并且设计滤波器是灰色的，你做完了可以跳到量化FIR滤波器．

点击设计滤波器．筛选器设计器为指定的设计创建筛选器。当任务完成时，以下消息将出现在筛选器设计器状态栏中。

设计滤波器……完成

有关使用筛选器设计筛选器的更多信息，请参阅DSP系统工具箱™文档。

打开创建的FIR滤波器设计在滤波器设计器中设计FIR滤波器如果它还没有打开。

点击“设置量化参数”按钮在左侧工具栏中。筛选器设计器显示过滤算法菜单在其对话框的下半部分。

选择定点从列表中。然后选择指定所有从过滤精度列表。过滤器设计器在其对话框的下半部分显示量化参数的三个选项卡面板中的第一个。

使用量化选项来测试各种设置对量化滤波器的性能和精度的影响。

量化参数设置如下:

点击应用．

通过选择启动Filter Design HDL Coder™UI目标>产生高密度脂蛋白在“过滤器设计器”对话框中。过滤器设计器显示“生成HDL”对话框。

选择Verilog对于语言选项，如下图所示。

在的名字的文本框目标窗格中，将默认名称替换为Optfir.．此选项命名Verilog模块和包含过滤器Verilog代码的文件。

在过滤器体系结构窗格中,选择优化高密度脂蛋白选择。此选项用于生成针对性能或空间需求进行优化的HDL代码。当启用此选项时，编码器会权衡数据类型，可能会忽略量化设置以实现优化。在使用该选项时，请记住，这样做是以原始筛选器对象产生的筛选器结果与优化的HDL代码的模拟结果之间的潜在数值差异为代价的。

选择CSD对于乘数系数选择。该选项通过指示编码器用规范有符号数字(CSD)技术产生的部分乘积的加法替换系数乘子运算来优化系数乘子运算。s manbetx 845这种技术通过用最少的非零位数表示二进制数来最小化常量乘法所需的加法运算的数量。

选择添加流水线寄存器选择。对于FIR滤波器，这个选项优化最终的总和。编码器创建一个最终的加法器，对连续的产品执行成对的加法器，并在树的每一层之后包含一个管道寄存器阶段。s manbetx 845当用于FIR滤波器时，这个选项可以在原始滤波器对象产生的结果和优化的HDL代码的模拟结果之间产生数值差异。

生成HDL对话框现在如图所示。

选择全局设置选项卡。然后选择一般选项卡的附加的设置部分。

在评论标题文本框中,键入教程-优化FIR滤波器．编码器将注释添加到每个生成文件的头注释块的末尾。

选择港口选项卡的附加的设置部分的UI。

更改输入和输出端口的名称。在输入端口文本框、替换filter_in与data_in.．在输出端口文本框、替换filter_out与data_out.．

清除复选框添加输入寄存器选择。的港口窗格现在看起来如下所示。

单击试验台选项卡中的“生成HDL”对话框。在文件名称文本框中，将默认名称替换为optfir_tb．该选项为生成的测试台文件命名。

在Test Bench窗格中，单击配置选项卡。观察到的误差(位)选项已启用。启用此选项，因为先前选择的优化选项（例如添加流水线寄存器)可能产生与原始筛选器对象产生的结果不同的数值结果。您可以使用此选项来调整测试台在生成警告之前进行比较时忽略的最低有效位的数目。

在“生成HDL”对话框中，单击生成启动代码生成过程。代码生成完成后，单击关闭关闭对话框。

编码器在MATLAB命令窗口中显示以下消息，因为它生成过滤器和测试工作台Verilog文件:

### # Verilog code generation process for filter: optfir ### #### #启动生成optfir Verilog模块### #启动生成optfir Verilog模块主体### # HDL延迟是8个样本### ##成功完成Verilog代码生成过程的过滤器:optfir ### ##启动生成Verilog测试台### ### #完成生成输入刺激源### #3429个样本长度。###生成测试台:C:\hdlfilter_tutorials\hdlsrc\optfir_tb。v ###请稍候…###完成VERILOG Test Bench的生成

如消息所示，编码器创建文件夹HDLSRC.在当前工作文件夹下放置文件optfir.v和optfir_tb.v在那个文件夹。

注意，这些消息包括到生成的代码和测试台文件的超链接。通过单击这些超链接，您可以直接在MATLAB编辑器中打开代码文件。

生成的Verilog代码具有以下特点:

生成的测试台：

打开生成的Verilog过滤器文件optcfir.v．

搜索Optfir.．的值标识Verilog模块的名字选项目标窗格。参见步骤3配置和生成优化的Verilog代码．

搜索教程．该代码段是编码器放置您输入的文本的地方评论标题选择。参见步骤9配置和生成优化的Verilog代码．

搜索HDL代码．本节列出您在其中修改的编码器选项配置和生成优化的Verilog代码．

搜索过滤器设置．VHDL代码的本节介绍了根据您指定的过滤器设计和量化设置在滤波器设计器中设计FIR滤波器和量化FIR滤波器．

搜索模块．属性指定的值将用于命名Verilog模块的名字选项目标窗格。的选项定义的端口列表港口“生成HDL”对话框的窗格。属性指定的值命名用于数据输入和输出的端口输入端口和输出端口选项港口生成HDL对话框的选项卡。请参阅步骤3和11配置和生成优化的Verilog代码．

搜索输入．这一行和后面的四行声明每个端口的方向模式。

搜索常量．这段代码定义了系数。它们使用默认的命名方案进行命名，多项式系数n,在那里n是系数，从1开始。

搜索信号．这段代码定义了过滤器的信号。

搜索sumvector1．这部分代码声明了实现管道最终加法器实例的信号。信号声明为四个额外的管道最后的加法也包括。这些信号被用来实现管道FIR加法器样式的优化添加流水线寄存器选择。参见步骤7配置和生成优化的Verilog代码．

搜索过程．的块的名字Delay_Pipeline_process包括默认值块后缀“_process”．

搜索重置．这个代码断言复位信号。缺省情况下，指定active high(1)。还要注意过程在为寄存器生成代码时应用默认的异步重置样式。

搜索posedge．当过滤器在寄存器上操作时，Verilog代码检查上升边。

搜索sumdelay_pipeline_process1.．这个块实现了您在第7步中指定的管道FIR加法器样式的管道注册阶段配置和生成优化的Verilog代码．

搜索output_register．这段代码将过滤器输出写入输出寄存器。此寄存器的代码是默认生成的。在第12步配置和生成优化的Verilog代码，你清除了添加输入寄存器选项，但离开了添加输出寄存器选中。还要注意进程名Output_Register_process包括默认值过程后缀“_process”．

搜索data_out.．这段代码驱动过滤器的输出数据。

开始你的模拟器。当你开始导师图形ModelSim模拟器，屏幕显示类似如下所示。

将当前文件夹设置为包含生成的Verilog文件的文件夹。例如:

CD HDLSRC.

如果需要，可以创建一个设计库来存储已编译的Verilog模块。在导师图形ModelSim控件，可以创建一个设计库vlib命令。

vlib工作

编译生成的过滤器和测试台Verilog文件。在导师图形ModelSim模拟器，您可以使用视频博客命令。下面的命令编译过滤器和过滤器测试台Verilog代码。

视频博客optfir。v视频博客optfir_tb.v

下面的屏幕显示了这个命令序列和编译期间显示的信息消息。

加载测试台进行仿真。加载测试台的过程根据您使用的模拟器而异。在导师图形ModelSim仿真器，加载测试台进行仿真vsim命令。例如:

vsim optfir_tb

以下显示显示了加载的结果optfir_tb与vsim命令。

在测试台运行时，打开一个用于监视模拟的显示窗口。在导师图形ModelSim模拟器，可以使用下面的命令打开一个波窗口，并以HDL波形的形式查看仿真结果。

加波*

以下波窗口:

要开始运行模拟，请为您的模拟器发出启动模拟命令。例如，在导师图形ModelSim模拟器，您可以使用运行命令。

下面的显示显示跑用来启动模拟的命令。

在您的测试台模拟运行时，请注意错误消息。如果出现错误消息，请将其解释为与筛选器设计和所选的HDL代码生成选项有关。根据您在生成筛选器Verilog代码时指定的定制，确定是否期望得到结果。

以下波窗口以HDL波形显示仿真结果。