MATLAB的答案

socModelCreator未能生成设计

5视图(30天)
Udara De Silva”class=
Udara De Silva 2022年3月30日
回答: 桑杰Boorle 2022年8月29日
我试着使用 socModelCreator 工具来生成一个soc设计ZCU111 RFSoC董事会。只改变我做的改变默认值的插值和大量毁灭x2和并行样本的数量设置为8。然而,该模型由模型未能生成以下错误的bitfile生成IPC万博1manbetxore阶段:
create_bd_cell:时间(s): cpu = 00:00:13;时间= 00:00:35。内存(MB):峰值= 2735.984;获得= 328.633;免费的物理= 685;免费的虚拟= 92938
警告:[IP_Flow 19 - 3374]试图修改禁用参数的值“MMCM_CLKFBOUT_MULT_F”从“12.000”到“9.625”已经忽略了IP“clk_wiz_0”
警告:[IP_Flow 19 - 3374]试图修改禁用参数的值“MMCM_CLKOUT0_DIVIDE_F”从“9.375”到“9.625”已经忽略了IP“clk_wiz_0”
错误:VLNV BD 5 - 683< analog.com:用户:axi_dmac: 1.0 >不支持当前的一万博1manbetx部分。
错误(常见17-39):“create_bd_cell”失败的由于之前的错误。
而执行
“create_bd_cell型ip -vlnv analog.com用户:axi_dmac: 1.0 $ {DMA_BLK_NAME_MM2S} "
(程序“create_dma_interconnects”14行)
调用从内部
“create_dma_interconnects DMA_BLK_NAME_S2MM DMA_BLK_NAME_MM2S美元MW_AXIS_DATA_WIDTH_LOCAL MW_AXIS_DATA_WIDTH_LOCAL美元”
(程序“create_root_design”48行)
调用从内部
“create_root_design RFDC_BLK_NAME美元”“美元MW_AXIS_DATA_WIDTH_LOCAL MW_FIFO_NUM_BYTES DUTSynthFreqMHz \美元
美元MW_RFIP_ADC_DECIMATE美元MW_RFIP_DAC_INTERPOLATIO…”
(文件“/ home / udara /工作/测试/ socModel soc_prj / vivado_ip_prj / ipcore / mw_rfsoc / tcl_utils / add_system.tcl”第574行)
而执行
“源mw_hdl_dir美元/ tcl_utils / add_system.tcl”
(文件“vivado_custom_block_design.tcl”行42)
而执行
“源vivado_custom_block_design.tcl”
(文件“vivado_create_prj.tcl”31行)
信息(常见的17 - 206):退出在2022年3月30日13:27:30结婚Vivado…
运行时间是75.6305秒。
是什么引起这个问题?我怎样才能解决这个问题呢?谢谢你的支持在这个问题上。万博1manbetx
最好的问候,
Udara

在回答这个问题。

答案(1)

桑杰Boorle”class=
桑杰Boorle 2022年8月29日
Vivado说一个错误,将错误了一个IP不支持Zynq RFSoC家庭即使IP说它支持它。万博1manbetx解决方法也安装Zynq Ultrascale + Vivado MPSoC设备的安装,然后IP工作。

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