ZedBoard费尔示例不使用R2018a运行
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我已经运行的例子“验证HDL实现PID控制器使用FPGA-in-the-loop”在使用R2018a ZedBoard。帮助例如指示复制fil_pid模型和硬件描述语言(VHDL)的源文件安装到本地文件夹中。在运行示例通过FPGA-in-the-Loop向导跑到完成和正确模拟目标FPGA JTAG沟通。
然后我再生控制器使用为子系统生成HDL硬件描述语言(VHDL)文件。我没有改变任何模型配置设置。构建完成但当我试着运行它失败与错误诊断中的墨西哥人文件窗口。错误没有给任何其他有用的信息。
我注意到生成的硬件描述语言(VHDL)从安装和复制R2018a是不同的。专门生成的硬件描述语言(VHDL)有一个额外的ce_out输出端口。
我能找到的唯一方法去除ce_out端口设置选项“最小化时钟实现”;然而,这从控制器中删除clk_enable和ce_out港口硬件描述语言(VHDL)。这在目标系统上构建和成功运行。
clk_enable和ce_out港口有一些关键interraction费尔运行,如果是使用什么是正确的配置设置,确保生成的硬件描述语言(VHDL)是兼容费尔吗?
由R2018a
实体控制器
端口(std_logic clk:;
重置:std_logic;
error_d: std_logic_vector(31报纸0);——sfix32_En16
control_signal: std_logic_vector(31报纸0)——sfix32_En28
);
结束控制器;
抄袭的安装:
实体控制器
端口(std_logic clk:;
重置:std_logic;
在std_logic clk_enable:;
error_d: std_logic_vector(31报纸0);——sfix32_En16
control_signal: std_logic_vector(31报纸0)——sfix32_En28
);
结束控制器;
