Vision HDL工具箱
为FPGA和ASIC设计图像处理、视频和计算机视觉系统
Vision HDL工具箱™ 为FPGA和ASIC上视觉系统的设计和实现提供像素流算法。它提供了一个设计框架，支持多种接口类型、帧大小和帧速率。工具箱中的图像处理、视频和计算机视觉算法使用适合HDL实现的体系结构。万博1manbetx
工具箱算法旨在用VHDL生成可读、可合成的代码®和Verilog®（使用HDL编码器）™). 生成的HDL代码经FPGA验证可用于高达8k分辨率的帧大小和高帧速率（HFR）视频。
工具箱功能以MATLAB的形式提供®功能、系统对象™, 和Simulink万博1manbetx®阻碍。
开始：
硬件加速视觉处理
对视觉处理算法的有效硬件实现进行建模和仿真，如转换、滤波、形态学和统计。然后使用HDL编码器生成可合成的VHDL或Verilog RTL。
HDL就绪边缘检测器块及其可配置参数。
每个时钟处理多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧速率视频。底层硬件实现会自动更新，以支持具有指定并行性的模拟和代码生成。万博1manbetx
指定最多并行处理8个像素。
内置硬件数据管理
使用Vision HDL工具箱块自动管理流式输入数据，如控制信号、感兴趣区域（ROI）窗口和线路缓冲区。使用HDL编码器为建模和模拟的控制功能生成VHDL或Verilog RTL。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧和像素之间的转换
将全帧视频转换为带有控制信号的像素流，以便在硬件中进行处理。然后将流硬件输出转换为帧，以便根据黄金参考算法进行验证。
帧到像素块，用于将图像帧转换为具有硬件处理控制信号的像素流。
MATLAB和Simu万博1manbetxlink验证示例和模板
学习如何使用你的图像处理工具箱商标和计算机视觉工具箱商标验证硬件实现的算法和测试。
使用基于帧的算法验证流硬件实现。
HDL与FPGA协同仿真
使用HDL验证器™通过RTL仿真或连接到MATLAB或Simulink测试环境的FPGA开发工具包验证硬件子系统。万博1manbetx
HDL验证器支持使用Xil万博1manbetxinx、Intel和Microsemi FPGA板进行FPGA在环验证。
具有实时视频输入的原型平台
通过下载Xilinx的计算机视觉工具箱支持包万博1manbetx®Zynq®-基于硬件使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现生成代码。万博1manbetx
在FPGA硬件上使用真实视频输入制作设计原型。
生产部署
使用HDL编码器从您的硬件子系统型号生成高质量、目标独立的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
观看这一由五部分组成的视频系列，该系列介绍了将视觉应用程序定位到FPGA进行原型设计和生产的关键概念和工作流程。
