高密度脂蛋白验证器
使用HDL模拟器和FPGA板测试和验证Verilog和VHDL
HDL验证器™允许您测试和验证Verilog®和硬件描述语言(VHDL)®fpga、asic和soc的设计。您可以在运行于MATLAB中的测试平台上验证RTL®或仿真万博1manbetx软件®使用协同仿真与HDL模拟器。这些相同的测试平台可以与FPGA和SoC开发板一起使用，以验证硬件中的HDL实现。
HDL Verifier提供了在Xilinx上调试和测试FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB对内存映射寄存器进行读写，以便在硬件上测试设计。您可以在设计中插入探针，并设置触发条件，将内部信号上传到MATLAB中进行可视化和分析。
HDL验证器生成验证模型用于RTL测试工作台，包括通用验证方法论(UVM)测试工作台。这些模型在支持SystemVerilog直接编程接口(DPI)的模拟器中本机运行。万博1manbetx
开始:
调试和验证系统设计
在MATLAB和Simulink中使用系统测试台和黄金参考模型来验证Verilog或VHDL代码符合功能规格。万博1manbetx验证设计使用MATLAB或Simulink与Cadence万博1manbetx®敏锐的®和Xcelium™模拟器或导师图形®MODELEIM®和,®模拟器。
用HDL协同仿真验证万博1manbetxSimulink模型。
集成现有的HDL代码
将遗留或第三方HDL代码合并到MATLAB算法或Simulink模型中，以进行系统级仿真。万博1manbetx使用Cosimulation Wizard自动导入Verilog或VHDL代码，并连接到Mentor Graphics或Cadence HDL模拟器。
使用Cosimulation Wizard导入VHDL或Verilog。
测量HDL代码覆盖率
使用Mentor Graphics和Cadence HDL模拟器中的代码万博1manbetx覆盖分析工具和交互式源代码调试器的结果来评估和改进Simulink中的测试平台。执行交互式测试或编写脚本来驱动批量模拟。
通过协同仿真获得代码覆盖率统计信息。
UVM组件代
从Simulink模型生成完整的通用验证方法（UVM）测试台。万博1manbetx生成验证组件，如UVM序列，记分牌和设计欠测试（DUT），并将其整合到生产测试台中。
功能验证的UVM环境。
SystemVerilog DPI组件生成
从MATLAB函数或Simulink子系统生成SystemVerilog DPI组件作为行为模型，用于功能验证环境，包括Syn万博1manbetxopsys VCS®Cadence incisim或Xcelium，以及Mentor Graphics ModelSim或Questa。
生成SystemVerilog组件。
SystemVerilog断言
从Simulink模型中的断言生成本机SystemVerilog断言。万博1manbetx使用生成的断言以确保在Simulink和生产验证环境中一致验证设计行为。万博1manbetx
从断言块生成代码。
FPGA-in-the-Loop测试
使用运行在MATLAB或Simulink中的系统测试台来测试在FPGA板上执行的HDL实现万博1manbetx。将您的主机自动连接到Xilinx，英特尔®和microSemi®FPGA板上以太网，JTAG或PCI Express®．
使用FPGA板进行FPGA在环验证。
FPGA数据捕获
从FPGA上执行的设计中捕获高速信号，并自动将其加载到MATLAB中进行查看和分析。在整个设计中分析信号，以验证预期的行为或调查异常情况。
捕获信号并将其上传到MATLAB进行分析。
用MATLAB读/写内存
通过将HDL代码从MathWorks插入FPGA设计，从JTAG，以太网或PCI Express从MATLAB访问LOS-LASE存储位置。通过读取或写入访问AXI寄存器测试FPGA算法，并在MATLAB和板载存储位置之间传输大信号或图像文件。
从MATLAB访问板载内存位置。
高密度脂蛋白Cosimulation自动化
对生成的Verilog或VHDL代码进行自动验证高密度脂蛋白编码器直接从HDL工作流顾问工具。
使用HDL工作流Advisor生成HDL协同仿真模型。
FPGA测试自动化
通过与Xilinx、Intel和Microsemi开发工具集成生成FPGA位流，在MATLAB或Simulink的测试平台万博1manbetx上执行硬件验证。在Simulink模型中添加测试点来捕万博1manbetx获信号，并将其加载到MATLAB中进行查看和分析。
使用HDL工作流Advisor生成fpga在环模型。
SystemVerilog DPI测试台
在HDL代码生成过程中，从Simulink模型生成SystemVerilog测试平台。万博1manbetx验证生成的Verilog或VHDL代码使用测试台与HDL模拟器，包括Synopsys VCS, Cadence Incisive或Xcelium, Mentor Graphics ModelSim或Questa，和Xilinx Vivado模拟器。
使用HDL编码器生成DPI组件。
虚拟原型
生成具有tlm2.0接口的SystemC虚拟原型模型，用于虚拟平台仿真。
从Simulink模型创建虚拟平台可执行文件。万博1manbetx
IP-XACT支万博1manbetx持
定制通过导入IP-XACT™XML文件生成的组件的TLM接口。使用TLM生成器生成IP-XACT文件，其中包含Simulink和生成的TLM组件之间的映射信息。万博1manbetx
从Simulink模型生成IP-XACT文件。万博1manbetx
