HDL编码器
生成FPGA和ASIC设计的VHDL和Verilog代码
入门:
高级硬件设计
设计由超过300 HDL-准备Simulink模块,MATLAB函数和Stateflow图选择你的子系统。万博1manbetx模拟设计的硬件特性,探索替代的架构,并生成可综合的VHDL或Verilog。
独立于供应商确定目标
生成用于综合RTL的范围内实现工作流程和FPGA,ASIC和SoC设备。重用原型和生产代码生成相同的车型。
更快的硬件开发
汇聚在一个环境中集成的算法和硬件设计更有效的高质量的系统设计。深入了解如何硬件实现可以在您的工作流程的早期影响算法的限制。
更优化的设计
提交到RTL实现之前探索了各种各样的硬件架构和定点量化选项。高层次综合优化有效地映射到设备资源,例如逻辑,DSP和RAM中。
基于FPGA器件
RTL生成有效地映射到赛灵思,英特尔和Microsemi的FPGA和系统芯片设备。映射使用输入和输出设备级I / O和寄存器AXI硬件支持包万博1manbetx流行的板,或定义自己的参考设计。
实时仿真测试
目标可编程的FPGA I / O模块从的Speedgoat使用HDL工作流程顾问,并模拟使用万博1manbetxSimulink的实时™。native浮点HDL代码生成简化工作流程,高精度的原型。
无线通信
使用活的或捕获的信号,然后从加硬件架构细节或再利用的子系统和设计的块的系统级的算法无线HDL工具箱™。部署到预先配置软件定义的无线电(SDR)平台或自定义目标硬件。
HIL植物造型
执行复杂的Simscape实时仿真™硬件在环(HIL)机器模型FPGA的快速控制原型系统上运行。使用的Simscape HDL工作流顾问自动编程的Speedgoat FPGA I / O模块。
AXI4-Stream信息MIMO
生成与多个输入/输出通道的IP核
高带宽AXI主
产生高达512位AXI4主数据端口的IP核
的Simscape硬件在环仿真
来自多个网络的Simscape HDL生成
混淆HDL输出
生成具有随机标识符名称的纯文本HDL代码
千兆采样每秒(GSPS)NCO
产生从HDL优化NCO基于帧的输出用于高速应用(需要DSP系统工具箱)
可变CIC抽取因子
指定抽取因子作为输入到抽取器CIC HDL优化块(需要DSP系统工具箱)
看到发行说明对任何这些特征和对应的功能的详细说明。
MATLAB的FPGA,ASIC和SoC开发
领域专家和硬件工程师使用MATLAB®和Sim万博1manbetxulink®开发原型和生产应用对FPGA,ASIC和SoC设备的部署。