FPGA，ASIC和SOC发展

ASICS和SOC

在asic上建模、验证和编写算法

领域专家和硬件工程师使用MATLAB®和仿真软万博1manbetx件®完成ASIC的原型和生产设计。使用MATLAB和Simulin万博1manbetxk，您可以:

  • 精炼算法对ASIC硬件以消除规范误解
  • 以高级别的抽象模拟片上行为
  • 通过重用系统级模型和测试用例之前开始验证
  • 生成质量的RTL

“Simu万博1manbetxlink环境非常适合系统级架构探索。模拟比他们在我们之前的工作流程中快200倍 - 而Simulink型号可以轻松转换为C以及HDL代码，这实现了高可扩展性和可重用性。“万博1manbetx

肯·陈，法拉第

建模ASIC设计

添加硬件架构（8:13）到你的数字算法。这包括定点量化(30:45)，这样你就可以更有效地利用资源本机浮点（9:19）代码生成，这样您就可以更容易地在fpga上进行原型。重用您的测试和黄金参考算法来模拟每个连续的细化。HDL编码器™可以生成一个高密度脂蛋白试验台这验证了生成的HDL DUT针对从Simulink模型中保存的测试向量。万博1manbetx

HDL编码器直接从HDL-Ready Simulink和Matlab功能块和eventFlow生成可合成的VHDL或Verilog万博1manbetx®图表。您可以从同一模型中生成代码FPGA原型设计（20:51）和生产的实现。这种方法提供了敏捷性和重复使用到您的硬件设计和验证工作流程。

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片上系统行为仿真

数字模型,模拟，和软件功能在一个较高的抽象级别上一起识别和消除系统级的错误和性能问题，在实现之前。使用SoC Blockset™模拟内存和内部和外部连接，以及调度和操作系统效果。

使用Simulink Test™构建和自动化系统级测试用例，并使用Simulink Coverag万博1manbetxe™以满足您的要求报告指标。

在整个项目中，不断验证您的SOC，确保在项目中确保等效性和SoC级兼容性。

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早些时候开始验证

HDL Verifier™可重用MATLAB和Simulink测试环境来验万博1manbetx证FPGA设计。

与cosimulation(35分)，您可以自动运行MATLAB或Simulink测试台，连接到Verilog或VHDL设万博1manbetx计，并在Mentor Graphics或Cadence design Systems的模拟器中运行。

导出模拟或数字模型SystemVerilog DPI.(19)组件，用于SystemVerilog模拟器中的参考模型、刺激或快速仿真模型synopsys.，节奏设计系统,或导师图形．

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生产ASIC设计

领域专家和硬件工程师使用MATLAB和Simulink协作生产FPGA和SoC的设计万博1manbetx无线的，视频/图像处理，电机和电源控制（24:20）,安全关键应用程序。

探索广泛的架构选项，然后使用HDL编码器高级合成优化（49:42）满足您的实施目标。自动生成可追溯到模型和要求的可读RTL。与合成粘合剂和合成符合设计规则符合RTL，HDL编码器生成各种AXI4接口，以便于集成到SOC中。

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