杰克erickson,Mathworks
量化浮点算法对有效的FPGA或ASIC实现的定点需要许多步骤和数值考虑。算术精度和硬件资源使用之间的右平衡融合是算法和硬件设计之间的迭代过程。当需要高精度或高动态范围时,该过程变得更加困难。
为了简化此过程,HDL编码器™可以生成目标无关的合成型VHDL®或者verilog.®来自单,双重或半精密浮点算法,用于FPGA或ASIC部署。此概述显示如何生成浮点FPGA和ASIC硬件,包括:
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