滤波器设计HDL编码器
为定点过滤器生成HDL代码
滤波器设计HDL编码器™ 生成可合成的可移植VHDL®和Verilog®用MATLAB设计定点滤波器的实现代码®在FPGA或ASIC上。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。
开始：
滤波器设计HDL编码器™ 与DSP系统工具箱集成™ 提供统一的设计和实施环境。您可以从MATLAB设计滤波器并生成VHDL和Verilog代码®命令行或使用Filter Designer应用程序或Filter Builder应用程序从DSP系统工具箱获取。
使用筛选器设计器应用程序配置用于生成HDL代码的筛选器。
过滤器设计HDL编码器的设计输入是一个量化过滤器，您可以通过以下两种方式之一创建：
滤波器设计HDL编码器支持几种重要的滤波器结构，万博1manbetx包括：
离散时间有限脉冲响应（FIR），包括对称、反对称和转置结构
二阶截面（SOS）无限脉冲响应（IIR），包括直接形式I、II和转置结构
多速率滤波器它包括级联积分梳状（CIC）内插器和抽取器、直接形式FIR和转置FIR多相内插器和抽取器、FIR保持器和线性内插器以及FIR多相采样率转换器结构
分数延迟滤波器，其中包括Farrow结构
滤波器设计HDL编码器可以从级联的多速率和离散时间滤波器生成HDL代码。这些单速率和多速率滤波器结构都支持定点和浮点（双精度）实现。此外，FIR结构支持无符号定点系数。万博1manbetx
通过量化、调整比例值和重新量化，为代码生成准备滤波器设计。
探索SerialPartition属性的所有可能选项的折叠因子和乘数用法。
您可以生成VHDL或Verilog测试台来模拟和测试生成的HDL代码。另外,HDL验证器™，您可以生成万博1manbetx®cosimulation块，用于将Simulink中运行的行为过滤器模型和测试连接到Cadence中运行的生成HDL万博1manbetx®敏锐的®和Xcelium™ 模拟器，还是导师®ModelSim®和克斯塔®模拟器。通过使您能够直接比较生成的HDL代码的结果和在Simulink中运行的行为过滤器模型的结果，联合仿真简化了过滤器设计的验证。这种集成允许您应用MATLAB和Simulink的高级分析和可视化功能来测试、调试和验证HDL实现您的过滤器设计。万博1manbetx
五阶巴特沃斯滤波器的Questa仿真结果和DSP系统工具箱中的原始滤波器规格结果。
