Faraday加速SIP开发，并将NAND Flash控制器ECC发动机门计数减少57%，基于模型的设计

在法拉第的开发工作流程中，工程师创建设计模块，可以快速配置并组装成集成系统级模型。过去，这些模块是用SystemC、C++或Verilog手工编码的。^®. 当内存控制器标准改变时，模块必须重新编码。手工编码不仅需要时间，而且这些模块常常必须被移植到另一种语言中，以便在专有的仿真平台上进行RTL仿真。

当法拉第的模块包含离散时间交互作用时，模拟本身就很慢。例如，控制双数据速率(DDR)存储器或闪存的数据流的模块必须使用复杂的通信协议并管理大量数据。模拟这些模块的速度太慢了，法拉第不得不限制设计迭代和测试。由于几乎没有时间进行优化，工程师们根据最坏的情况进行设计，这就导致了带有更多门的次优设计——以及比必要的更高的成本。

法拉第的工程师建立了一个新的工作流程，他们使用MATLAB^®，S万博1manbetximulink^®、和状态流^®对其系统级设计进行建模和仿真，并通过Simulink Coder™和HDL Coder™从其模型生成代码。万博1manbetx

在Simulink和S万博1manbetxtateflow中，工程师们对多个设计模块进行建模，包括DDR和flash控制器的有限状态机（FSM）。他们在Simulink中进行了广泛的模拟，以确保模型在一系列配置中的循环精度。他们使用MATLAB对模型进行统计分析。

在架构设计阶段，法拉第工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果优化和改进设计。“Stateflow使得工程师们可以很容易地在一个易于理解的抽象层次上详细地交流复杂的控制器设计，”陈说。

作为RTL模拟的快速替代，法拉第工程师使用Simulink编码器从他们的模型生成C代码。此C代码提供了程序员对设计的看法，可以集成到万博1manbetx许多虚拟平台解决方案中，用于软件开发和系统级架构探索。万博 尤文图斯

在实现阶段，Faraday工程师使用HDL Coder从相同的Simulink模型中自动生成HDL代码，并集成到他们的RTL仿真中，而不是手工编码他们的设计。万博1manbetx这个工作流使Faraday缩短了他们的设计过程，因为他们从架构设计转向基于fpga的原型。

法拉第已完成DDR和闪存控制器项目，并按时向客户交付SIP设计。工程团队的定位是通过重用和调整现有模型来加速未来内存控制器项目的开发。