高密度脂蛋白编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
HDL编码器™便携式产生，综合的Verilog®和硬件描述语言(VHDL)®从MATLAB代码®功能，Simulink万博1manbetx的®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型开发和设计。
HDL编码器提供了一个顾问的工作流程可以自动的Xilinx的编程®, Microsemi®,英特尔®FPGA.．你可以高密度脂蛋白控制架构(49:42)和实现，突出关键路径，并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在您的Simulink模型万博1manbetx和生成的Verilog和VHDL代码之间进行代码验证，从而支持遵循DO-254和其他标准的高完整性应用程序的代码验证。
开始:
高级硬件设计
设计您可以从300多个面向hdl的Simulink模块、MATLAB函数和状态流程图中选择您的子系统。万博1manbetx模拟您的设计的硬件行为，探索替代架构，并生成可合成的VHDL或Verilog。
脉冲检测算法的硬件架构。
独立于供应商的目标
生成用于综合RTL的范围内实现工作流程和FPGA、ASIC和SoC设备。重用原型和生产代码生成相同的车型。
产生可以任何FPGA，ASIC，或SOC器件上部署高效供应商无关的综合的RTL。
可读，可跟踪的HDL代码
符合功能安全标准，如DO-254那ISO 26262.,IEC 61508.通过维护需求、模型和HDL之间的可跟踪性。生成的HDL符合行业标准规则，对于代码审查来说可读性强。
生成链接到源模型和需求的HDL代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计，更有效地收敛于高质量的系统设计。深入了解硬件实现如何在工作流的早期影响算法约束。
协作，在工作流程早期添加硬件实现细节的算法。
更优化的设计
在提交RTL实现之前，研究各种各样的硬件体系结构和定点量化选项。高层次综合优化有效地映射到设备资源，如逻辑、dsp和ram。
快速探索广泛的实现选项。
验证和调试的高级功能，并生成RTL验证模型。
fpga器件
生成有效映射到的RTL赛灵思公司那英特尔,MicrosemiFPGA和SoC设备。将输入和输出映射到设备级I/O和AXI寄存器使用硬件支持包万博1manbetx为流行板，或定义自己的自定义参考设计。
在FPGA原型板上测试一种无线通信算法。
实时仿真与测试
目标可编程的FPGA I / O模块从的Speedgoat并使用他人的HDL工作流程顾问，并模拟使用万博1manbetx仿真软件实时™．本机浮点（9:19）HDL代码生成简化了高精度原型的工作流程。
使用HDL流程顾问为靶向的Speedgoat FPGA I / O板。
无线通信
使用活的或捕获的信号，然后从加硬件架构细节或再利用的子系统和设计的块的系统级的算法无线HDL工具箱™．部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。
实现无线通信算法的硬件架构。
从浮点电机控制算法生成HDL。
hdl优化的视频和图像处理块。
边境植物建模
执行复杂Simscape™的实时仿真半实物仿真)工厂模型运行在FPGA快速控制原型系统。使用Simscape HDL工作流顾问自动编程的Speedgoat FPGA I / O模块。
将Simscape工厂模型转换为部署在Speedgoat FPGA I/O板上。
设计和验证工作流程
连接算法设计到硬件实现所涉及的不仅仅是HDL代码生成。学习最佳实践（15点25分）用于原型设计和生产流程。
在硬件设计
开发在流数据高效工作的算法。添加硬件架构的细节与HDL-准备Simulink模块，自定义MATLAB功能块和Stateflow万博1manbetx图。
自动定点量化、使用本机浮点合成或使用每种的组合。
原型设计和验证
应用左移验证以尽早消除bug，并确保硬件在系统上下文中按需要运行。使用高密度脂蛋白校验™直接从MATLAB和Simulink调试FPGA原型，并生成组件以加速RTL验证。万博1manbetx
验证高级功能，在连接到Simulink的FPGA上模拟生成的HDL，并生成模型。万博1manbetx
