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通过连接MATLAB改进RTL验证
在生产、FPGA、ASIC和SoC项目中,RTL验证通常是所有任务中消耗时间和精力最多的。尽管如此,细菌进入硅的速度仍然比预期的要快。其中一个根本原因是算法设计之间的通信差距,这往往是从MATLAB开始的®或仿真万博1manbetx软件®、RTL设计与验证。新的算法过于复杂,无法依赖于规范文档和手写代码。
这段视频介绍了解决这种沟通差距的方法,按照我们通常看到的客户采用这些新技术的顺序呈现:
- SystemVerilog DPI组件生成:您可以自动从MATLAB或Simulink为您的SystemVerilog测试台生成模型,而不是依赖于算法工程师编写验证团队必须解释和编写测试用例和参考模型的规范文档。万博1manbetx如果规范发生了变化,则在算法中进行更改,对其进行测试,并重新生成模型。
- 协同仿真:当您需要调试RTL设计、测试台和系统级或算法级设计之间的问题时,您可以将MATLAB或Simulink与RTL模拟器一起进行协同仿真。万博1manbetx这同时提供了对算法和RTL的完全可见性,使算法工程师能够直接与验证和硬件设计工程师协作。
- 早期验证和验证:许多客户已经开始使用更多的硬件细节来改进他们的算法,比如流行为、定点数据类型和硬件架构。然后,他们构建一个可重用的自动化测试环境,嵌入断言,并度量覆盖率。
采用这种分阶段的方法几乎可以立即为验证团队带来好处,并且长期鼓励系统/算法设计、硬件设计和硬件验证之间的协作,从而导致更健壮和敏捷的开发过程。
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