开始HDL编码器
产生VHDL和VerilogFPGA和ASIC设计的代码
HDL CODER™生成便携式，合成的VHDL®和Verilog®来自MATLAB的代码®功能，模拟万博1manbetx®模型和状态流®图表。生成的HDL代码可用于FPGA编程或ASIC原型和设计。
HDL编码器提供了一个自动编程的工作流顾问®，微膜®和英特尔®FPGA。您可以控制HDL体系结构和实现，突出关键路径并生成硬件资源利用率估算。HDL编码器在Simulink模型和生成的Verilog和VHDL代码之间提供可追溯性，从万博1manbetx而为遵守DO-254和其他标准的高融合应用程序启用代码验证。
万博1manbetx可以通过IEC认证套件（对于ISO 26262和IEC 61508）。
教程
- 创建与HDL兼容的Simulink模型万博1manbetx
创建模型并检查HDL代码生成的兼容性。
- 从Simulink模型生成HDL代码万博1manbetx
从Simulink模型生成VHDL和Verilog代码。万博1manbetx
- 从Simulink模型验证生成的HDL代码万博1manbetx
生成HDL测试台以验证VHDL或Verilog代码。
- HDL代码生成和FPGA合成来自Simulink模型万博1manbetx
在目标FPGA上生成代码并合成您的Simulink设计。万博1manbetx
关于HDL代码生成
- 基本HDL代码生成工作流程
HDL代码生成的工作流以及MATLAB和SIMULINK算法的FPGA合成。万博1manbetx
- HDL编码器中的时钟束信号的生成
HDL编码器如何在HDL代码中生成时钟，重置和时钟启用信号。
特色示例
视频
HDL编码器概述
使用HDL编码器生成用于FPGA和ASIC设计的VHDL和Verilog代码
使用Simu万博1manbetxlink在FPGA或ASIC上部署MATLAB算法
了解如何通过Simulink，固定点Designer™和HDL编码器采用MATLAB DSP算法，万博1manbetx并定位FPGA或ASIC
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