优化
资源使用率，时钟速度，芯片区域，延迟
过滤器设计HDL Coder™提供过滤优化选项，以提高生成的HDL代码的硬件实现的速度或面积。默认过滤器实现是一个完全并行体系结构，其中包含乘数。使用这些优化修改HDL中的过滤器的实现：
管道寄存器 - 见通过管道改善过滤器性能。
部分或完全串行架构 - 请参阅速度与区域权衡。
分布式算术（DA）体系结构 - 请参阅FIR过滤器的分布式算术。
规范签名数字（CSD）或CSD技术 - 请参阅系数乘数的CSD优化。
职能
hdlfilterdainfo |
滤波器架构的分布式算术信息 |
HDLFILSERIALINFO |
滤波器架构的串行分区信息 |
特性
| HDL优化属性 | 优化生成的HDL代码的速度或面积 |
话题
- 速度与区域权衡
为过滤器指定平行，串行，部分串行和级联体系结构。了解这些选择产生的优化权衡。
- FIR过滤器的分布式算术
使用分布式算术来实现FIR过滤器的有效多功能电路。
- 级联过滤器的架构选项
描述级联过滤器的架构选项：串行，分布式算术和并行。
- 系数乘数的CSD优化
使用规范签名的数字（CSD）或方面的CSD技术来优化乘数操作。
- 通过管道改善过滤器性能
通过生成管道寄存器来优化生成的滤波器代码，以换取速度。
- 总体HDL滤波器代码优化
全局优化以及如何处理优化的HDL代码和原始设计之间的数字差异。
- 优化的FIR过滤器
设计一个优化的FIR滤波器，为过滤器生成Verilog代码，并使用生成的测试工作台验证Verilog代码。
特色示例
您还可以从以下列表中选择一个网站：
美洲
- AméricaLatina（Español）
- 加拿大（英语）
- 美国（英语）