滤清器设计HDL编码器

生成定点过滤器的HDL代码

过滤器设计HDL Coder™生成可综合的，便携式VHDL^®和Verilog^®用于实施使用MATLAB设计的定点过滤器的代码^®在FPGA或ASIC上。它会自动创建VHDL和Verilog测试台，以模拟，测试和验证生成的代码。

开始

了解过滤器设计HDL编码器的基础知识

代码生成基本面

HDL代码生成启动，语言选择，HDL代码生成脚本

过滤器配置选项

单率，多重，级联，其他高级数字过滤器

优化

资源使用率，时钟速度，芯片区域，延迟

定制

文件名和位置，标识符和评论，端口和重置，HDL语言构造

确认

HDL测试台生成，并与第三方EDA工具进行共同模拟

合成和工作流程自动化

汇编，仿真和综合脚本生成