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makehdltb

从模型生成HDL试验台或子系统

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语法

makehdltb (dut)
makehdltb (dut、名称、值)

描述

例子

makehdltb (dut)生成一个高密度脂蛋白试验台从指定的子系统或模型参考。

请注意

如果你没有之前执行makehdl在当前MATLAB®会话,makehdltb调用makehdl之前生成模型的代码生成试验台的代码。属性传递给makehdl保存后makehdl执行,(除非明确覆盖)传递给后续makehdl在同一MATLAB调用会话。

例子

makehdltb (dut,名称,值)生成一个高密度脂蛋白试验台从指定子系统或模型参考选项指定一个或多个参数名称-值对。

例子

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生成硬件描述语言(VHDL)®DUT和试验台子系统。

使用makehdl生成子系统的硬件描述语言(VHDL)代码symmetric_fir。

makehdl (“sfir_fixed / symmetric_fir”)
# # #生成“sfir_fixed / symmetric_fir”高密度脂蛋白。# # # HDL开始检查。# # # HDL检查sfir_fixed完成0错误,0警告,和0的消息。# # #开始硬件描述语言(VHDL)代码生成“sfir_fixed”。# # #工作sfir_fixed / symmetric_fir hdlsrc \ sfir_fixed \ symmetric_fir。vhd # # # HDL代码生成完成。

后makehdl完成后,使用makehdltb产生相同的子系统的硬件描述语言(VHDL)试验台。

makehdltb (“sfir_fixed / symmetric_fir”)
# # # TestBench代开始。# # #产生高密度脂蛋白TestBench‘sfir_fixed / symmetric_fir’。# # #开始仿真模型的“gm_sfir_fixed”……# # #收集数据……# # #生成试验台:hdlsrc \ sfir_fixed \ symmetric_fir_tb。vhd # # #创造刺激向量……# # # HDL TestBench代完成。
生成的硬件描述语言(VHDL)保存在测试台上的代码hdlsrc文件夹中。

生成Verilog®DUT和试验台子系统。

使用makehdl生成子系统Verilog代码symmetric_fir。

makehdl (“sfir_fixed / symmetric_fir”,“开发”,“Verilog”)
# # #生成“sfir_fixed / symmetric_fir”高密度脂蛋白。# # # HDL开始检查。# # # HDL检查sfir_fixed完成0错误,0警告,和0的消息。# # #开始Verilog代码生成“sfir_fixed”。# # #工作sfir_fixed / symmetric_fir hdlsrc \ sfir_fixed \ symmetric_fir。v # # # HDL代码生成完成。

后makehdl完成后,使用makehdltb生成一个Verilog试验台对相同的子系统。

makehdltb (“sfir_fixed / symmetric_fir”,“开发”,“Verilog”)
# # # TestBench代开始。# # #产生高密度脂蛋白TestBench‘sfir_fixed / symmetric_fir’。# # #开始仿真模型的“gm_sfir_fixed”……# # #收集数据……# # #生成试验台:hdlsrc \ sfir_fixed \ symmetric_fir_tb。创建刺激向量v # # #……# # # HDL TestBench代完成。
生成的Verilog试验台代码保存在hdlsrc \ sfir_fixed文件夹中。

为一个子系统生成SystemVerilog DPI试验台。

考虑这个选项如果默认的高密度脂蛋白的生成或模拟试验台需要很长时间。代的DPI试验台可以比默认的版本,因为它不运行仿真软件万博1manbetx®创建模拟试验台数据。DPI试验台的模拟大数据集比默认的版本要快,因为它不输入或预期的数据存储在一个单独的文件中。要求使用此功能,请参阅GenerateSVDPITestBench财产。

使用makehdl生成子系统Verilog代码symmetric_fir。

makehdl (“sfir_fixed / symmetric_fir”,“开发”,“Verilog”)
# # #生成“sfir_fixed / symmetric_fir”高密度脂蛋白。# # # HDL开始检查。# # # HDL检查sfir_fixed完成0错误,0警告,和0的消息。# # #开始Verilog代码生成“sfir_fixed”。# # #工作sfir_fixed / symmetric_fir hdlsrc \ sfir_fixed \ symmetric_fir。v # # # HDL代码生成完成。

生成的代码,使用后makehdltb生成一个试验台对相同的子系统。指定您的HDL模拟器,这样程序员就可以生成脚本构建和运行生成的SystemVerilog和C代码。禁用生成默认的试验台。

makehdltb (“sfir_fixed / symmetric_fir”,“开发”,“Verilog”,…“GenerateSVDPITestBench”,“ModelSim”,“GenerateHDLTestBench”,“关闭”)
# # #开始检查模型兼容SystemVerilog DPI testbench # # #完成检查模型兼容SystemVerilog DPI testbench # # #准备SystemVerilog DPI组件生成的模型生成# # # # # #生成SystemVerilog DPI组件开始构建过程模型:gm_sfir_fixed_ref # # #开始SystemVerilog DPI组件代# # #生成DPI gm_sfir_fixed_ref_dpi H包装器。h # # #生成DPI gm_sfir_fixed_ref_dpi C包装器。c # # #生成gm_sfir_fixed_ref_dpi SystemVerilog模块。sv模板使用C: \ matlab工具箱\ \ hdlverifier \ dpigenerator \ rtw \ hdlverifier_dpitb_template。vgt # # #为:生成makefile gm_sfir_fixed_ref_dpi # # #调用make来编译DPI共享库# # #成功完成构建过程模型:gm_sfir_fixed_ref # # #工作在symmetric_fir_dpi_tb hdlsrc \ sfir_fixed \ symmetric_fir_dpi_tb.sv。# # #生成SystemVerilog DPI testbench为ModelSim仿真脚本/ QuestaSim hdlsrc \ sfir_fixed \ symmetric_fir_dpi_tb。做# # # HDL TestBench代完成。
生成的SystemVerilog和C试验台文件,和构建脚本保存在hdlsrc \ sfir_fixed文件夹中。

输入参数

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DUT子系统或模型引用名称,指定为一个特征向量,与完整的分层路径。

例子:“modelname / subsysTarget”

例子:“modelname / subsysA subsysB / subsysTarget '

名称-值参数

指定可选的逗号分隔条名称,值参数。的名字参数名称和吗价值相应的价值。的名字必须出现在引号。您可以指定几个名称和值对参数在任何顺序Name1, Value1,…,的家。

例子:“开发”、“Verilog”
目标语言和文件夹选择选项

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在模型中指定子系统生成的试验台。有关更多信息,请参见产生高密度脂蛋白。

指定是否要生成硬件描述语言(VHDL)或Verilog代码。有关更多信息,请参见语言。

指定一个路径生成的文件和HDL代码写入。有关更多信息,请参见文件夹。

试验台生成输出选项

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编码器生成一个高密度脂蛋白通过运行仿真软件模拟试验台捕捉DUT的输入向量和期望输出数据。万博1manbetx有关更多信息,请参见高密度脂蛋白试验台。

当你设定这个属性,编码器生成直接编程接口(DPI)组件对整个仿真软件模型,包括你的DUT和数据源。万博1manbetx你的整个模型必须支持C代码生成万博1manbetx万博1manbetx仿真软件编码器™。编码器生成SystemVerilog试验台相比,DPI组件的输出与DUT的HDL实现的输出。编码器还构建共享库和仿真脚本生成一个模拟器您选择。

考虑使用这个选项如果默认HDL试验台需要很长时间来生成或模拟。代的DPI试验台有时比默认的版本,因为它不运行一个完整的仿真软件模拟创建试验台数据。万博1manbetxDPI试验台的模拟大数据集比默认的版本要快,因为它不输入或预期的数据存储在一个单独的文件中。例如,看到的生成一个SystemVerilog DPI试验台。

要使用该功能,您必须拥有高密度脂蛋白校验™万博1manbetx仿真软件编码器许可证。运行SystemVerilog testbench生成VHDL代码,你必须有一个混合语言HDL模拟器模拟许可证。

限制

时不支持这个试验台为顶层仿真软件生成HDL代码万博1manbetx模型。万博1manbetxDUT子系统必须符合以下条件:

  • DUT的输入和输出数据类型的大小不能超过64位。

  • DUT的输入和输出端口不能使用枚举数据类型。

  • 输入和输出端口不能单精度和双精度的数据类型。

  • DUT不能有多个时钟。你必须设置时钟输入代码生成选项单。

  • 使用触发信号作为时钟不能选择。

  • 如果DUT使用向量端口,您必须使用Scalarize向量港口平界面。

另请参阅SystemVerilog DPI试验台。

生成一个高密度脂蛋白Cosimulation块,所以你可以在仿真软件模拟DUT HDL模拟器。万博1manbetx

有关更多信息,请参见Cosimulation模型。

生成一个模型包含一个高密度脂蛋白Cosimulation块为指定的HDL模拟器。

有关更多信息,请参见Cosimulation模型。

包括代码覆盖开关在生成的生成-运行脚本。这些开关打开代码覆盖率为生成的试验台。指定你的HDL模拟器SimulationTool财产。编码器生成生成-运行脚本为您所指定的模拟器。

有关更多信息,请参见HDL代码覆盖率。

这个属性适用于生成的测试长椅。“风投”和“Vivado”只支持S万博1manbetxystemVerilog DPI测试长椅。当您选择“自定义”,工具使用自定义脚本设置。看到“脚本生成”的特性。

有关更多信息,请参见仿真工具。

时钟和复位输入选项

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指定生成的试验台驱动时钟使输入的基础上ClockLowTime和ClockHighTime。

有关更多信息,请参见力的时钟。

钟的时候在一个时钟周期,在纳秒中指定。

有关更多信息,请参见时钟高时间(单位:纳秒)。

时钟低时间在一个时钟周期,在纳秒中指定。

有关更多信息,请参见时钟低时间(单位:纳秒)。

指定生成的试验台驱动时钟允许输入。

有关更多信息,请参见力时钟使。

之间的时钟周期数deassertion重置和断言的时钟使,指定为一个正整数。

有关更多信息,请参见时钟使延迟(在时钟周期)

指定生成的试验台驱动复位输入。

有关更多信息,请参见力重置。

长时间重置断言,指定为时钟周期的数量。

有关更多信息,请参见重置长度(时钟周期)。

Testbench刺激和反应参数

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持有有效数据样本之间的信号时钟速度慢。

有关更多信息,请参见在样品间举行输入数据。

持有时间输入和强制复位,在纳秒中指定。

有关更多信息,请参见保存时间(单位:纳秒)。

时间时钟启用断言后开始前输出数据检查,指定数量的样本。

有关更多信息,请参见忽略输出数据检查(样本)。

初始化试验台投入为零。有关更多信息,请参见初始化试验台投入。

Testbench配置参数

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后缀为试验台数据文件名称,指定为一个特征向量。

有关更多信息,请参见试验台数据文件名后缀。

后缀为试验台的名字,指定为一个特征向量。

有关更多信息,请参见试验台的名字后缀。

后缀为试验台参考信号名称,指定为一个特征向量。

有关更多信息,请参见试验台参考后缀。

将生成的试验台分为辅助函数、数据和高密度脂蛋白试验台文件。

有关更多信息,请参见多文件试验台。

有关更多信息,请参见使用文件I / O来读/写试验台数据。

浮点公差的选择

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基于相对误差或ULP浮点公差检查。有关更多信息,请参见基于浮点公差检查。

浮点公差值取决于FPToleranceStrategy指定。有关更多信息,请参见公差值。

港口名称和类型

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指定是否要生成单个或多个时钟输入在HDL代码。有关更多信息,请参见时钟输入。

指定是否使用一个高电平复位输入信号或校验断言级别。有关更多信息,请参见重置断言水平。

时钟使输入端口名称指定为一个特征向量。有关更多信息,请参见时钟允许输入端口。

时钟使输出端口名称,指定为一个特征向量。

有关更多信息,请参见时钟使输出端口。

时钟输入端口名称指定为一个特征向量。有关更多信息,请参见时钟输入端口。

复位输入端口名称,指定为一个特征向量。

有关更多信息,请参见复位输入端口。

文件和变量名

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指定生成的Verilog文件的文件扩展名。有关更多信息,请参见Verilog文件扩展名。

指定生成的硬件描述语言(VHDL)文件的文件扩展名。有关更多信息,请参见硬件描述语言(VHDL)文件扩展名。

有关更多信息,请参见硬件描述语言(VHDL)架构名称。

有关更多信息,请参见硬件描述语言(VHDL)库名称。

有关更多信息,请参见分割实体文件后缀。

有关更多信息,请参见分裂拱文件后缀。

包文件的后缀名称指定为一个特征向量。有关更多信息,请参见包后缀。

有关更多信息,请参见复杂的虚部后缀在复杂信号后缀参数。

有关更多信息,请参见复杂的实数部分后缀在复杂信号后缀参数。

前缀为内部时钟实现和控制流实现信号,指定为一个特征向量。有关更多信息,请参见时钟使设置和参数。

编码风格

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有关更多信息,请参见分割实体和架构。

有关更多信息,请参见用Verilog时间表指令。

有关更多信息,请参见发出时间/日期戳在头在RTL注释参数。

有关更多信息,请参见嵌入式硬件描述语言(VHDL)配置。

有关更多信息,请参见Scalarize港口。

脚本生成

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有关更多信息,请参见编译初始化。

有关更多信息,请参见编译终止。

有关更多信息,请参见编译文件后缀。

Verilog编译命令,指定为一个特征向量。的SimulatorFlags名称-值对将指定第一个参数和模块名称指定第二个参数。

有关更多信息,请参见编译命令Verilog。

硬件描述语言(VHDL)编译命令,指定为一个特征向量。的SimulatorFlags名称-值对将指定第一个参数,实体名称指定第二个参数。

有关更多信息,请参见编译命令硬件描述语言(VHDL)。

高密度脂蛋白仿真命令,指定为一个特征向量。

有关更多信息,请参见仿真命令。

HDL模拟的初始化脚本中,指定为一个特征向量。

有关更多信息,请参见仿真初始化。

终止的名称HDL仿真命令,指定为一个特征向量。

有关更多信息,请参见仿真终止。

有关更多信息,请参见模拟文件后缀。

波形查看命令,指定为一个特征向量。隐式参数增加了DUT顶级的信号路径输入,输出和输出参考信号。

有关更多信息,请参见仿真波形查看命令。

另请参阅

介绍了R2006b

HDL编码文档

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部署5 g NR无线通信在fpga上:一个完整的MATLAB和Simulink工作流万博1manbetx

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