准备好以下项目或信息:
为您打算测试的设计提供HDL代码(手动写入或软件)。
选择HDL文件并指定顶级模块名称。
查看端口设置并确保FIL向导识别输入和输出信号和信号尺寸按预期。
如果您使用的是Simulink万博1manbetx®,提供模拟模型,准备接收万博1manbetx生成的FIL块。
下一步
如果您正在创建FIL System Object™,则下一步转到应用FIL系统对象要求。
如果您正在创建一个文件块,请继续转到应用FIL块要求。
您可以从任何合适的Simulink模型生成代码并运行fil。万博1manbetx
下一步
如果要创建一个FIL系统对象,请继续转到应用FIL系统对象要求。
如果您正在创建一个文件块,请继续转到应用FIL块要求。
FIL向导和HDL编码器™HDL Workflow Advisor每个都执行以下操作:
将HDL代码转换为系统对象输入和输出。
步行识别:FPGA设备,源文件,I / O端口和端口信息。
将逻辑添加到被测设备(DUT)以与MATLAB通信®。
通常,该逻辑很小,对设计的适合对FPGA的影响很小。
创建编程文件和FIL系统对象。
笔记
如果设计不适合设备或不符合定时目标,则软件可能无法创建编程文件。在这种情况下,您可能会看到一个警告,设计不符合定时目标,但它仍然生成编程文件,或者您可能会收到错误且没有编程文件。要么改变你的设计,要么使用不同的开发板。
当FIL接口生成完成时,可以使用该方法programfpga.
将编程文件加载到FPGA板上。您还可以使用此方法来调整运行时选项和信号属性。
准备好开始,阅读以下主题并确保您的DUT遵守每个部分中描述的规则和指南:
当您完成这些部分时,下一步转到其中系统对象生成带有fil向导或者使用MATLAB的HDL Workflow Advisor进行仿真。
使用旧版或自动生成的HDL代码时遵循这些规则以生成FIL系统对象。
类别 | 考虑 |
---|---|
HDL文件 | 所有HDL名称必须在VHDL中定义合法®1993年标准。 |
顶级设计 |
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输入和输出 |
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钟 |
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重启 |
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时钟使能 |
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DUT实体 | DUT级别的所有端口必须指定位宽度。不允许使用变量宽度的变量。 |
时钟边缘 | 通过正边缘时钟DUT输入和输出端口。不允许负边缘。 |
不受支持万博1manbetx的数据类型 |
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不受支持万博1manbetx的构造 |
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FIL输入和输出数据集限制 |
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输出帧大小 | 输出帧大小=输入帧大小× |
matlab兼容性 | HDL Verifier™FIL模拟仅支持以下数据类型:万博1manbetx
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FIL向导和HDL编码器HDL Workflow Advisor每个都执行以下操作:
将HDL代码转换为带有定时的块信号。
步行识别:FPGA设备,源文件,I / O端口和端口信息。
将逻辑添加到被测设备(DUT)以与Simulink通信。万博1manbetx
通常,该逻辑很小,对设计的适合对FPGA的影响很小。
创建编程文件和FIL模拟块。
笔记
如果设计不适合设备或不符合定时目标,则软件可能无法创建编程文件。在这种情况下,您可能会看到一个警告,设计不符合定时目标,但它仍然生成编程文件,或者您可能会收到错误且没有编程文件。要么改变你的设计,要么使用不同的开发板。
在FIL接口生成完成后,使用FIL块屏蔽将编程文件加载到FPGA板上。您还可以调整运行时选项和信号属性。
准备好开始,阅读以下主题并确保您的DUT遵守每个部分中描述的规则和指南:
当您完成这些部分时,下一步转到块生成带有fil向导或者使用HDL Workflow Advisor for Simulink进行仿真万博1manbetx。
使用遗留或自动生成的HDL代码时遵循这些规则以生成FIL块。
类别 | 考虑 |
---|---|
HDL文件 | 所有HDL名称必须在VHDL 1993标准中定义合法。 |
顶级设计 |
|
输入和输出 |
|
钟 |
|
重启 |
|
时钟使能 |
|
DUT实体 | DUT级别的所有端口必须指定位宽度。不允许使用变量宽度的变量。 |
时钟边缘 | 通过正边缘时钟DUT输入和输出端口。不允许负边缘。 |
不受支持万博1manbetx的数据类型 |
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不受支持万博1manbetx的构造 |
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遵循这些规则将FIL块集成到SIMULINK模型中。万博1manbetx
类别 | 考虑 |
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一般模型规则 |
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与simulink的不兼容万博1manbetx | HDL验证程序FIL模拟当前不支持以下内容:万博1manbetx
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初始化 | RAM初始化:Simulink每次从时间万博1manbetx0开始,这意味着在Simulink模型中的RAM初始化为零,每个运行都会初始化为零。但是,这种假设在硬件中不正确。FPGA中的RAM从一个模拟结束到下一个仿真的末尾保持其值。如果您的设计中有RAM,则第一个模拟匹配Simulink,但随后的运行可能不匹配。万博1manbetx解决方法是在重新运行模拟之前重新加载FPGA比特流。要重新加载比特流,请单击“加载在块块掩码上。 |
fil块设置规则 |
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FIL字节大小限制 |
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