高密度脂蛋白编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
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高级硬件设计
设计您的子系统可以从300多个支持HDL的Simulink块、MATLAB函数和状态流程图中进行选择。模拟万博1manbetx设计的硬件行为,探索替代体系结构,并生成可合成的VHDL或Verilog。
供应商独立目标
生成可合成的RTL,用于一系列的实现工作流程和FPGA、ASIC和SoC设备。重用相同的模型来生成原型和产品代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计,更高效地收敛于高质量的系统设计。了解硬件实现如何影响工作流早期的算法约束。
更优化的设计
在提交RTL实现之前,探索各种硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、DSP和RAM。
fpga器件
生成高效映射到的RTL锡林克斯,英特尔,MicrosemiFPGA和SoC设备。使用将输入和输出映射到设备级I/O和AXI寄存器硬件支持包万博1manbetx对于流行的电路板,或定义自己的自定义参考设计。
实时仿真与测试
目标可编程FPGA I/O模块从Speedgoat以及其他使用HDL Workflow Advisor的,并模拟使用万博1manbetxSimulink实时™.本机浮点(9:19)HDL代码生成简化了高精度原型制作的工作流程。
无线通信
使用实时或捕获信号设计系统级算法,然后添加硬件架构细节或重用子系统和模块无线HDL工具箱™. 部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。
视频和图像处理
生成有效的RTL视觉HDL工具箱™块和子系统,为视觉处理算法的流硬件实现建模。通过建模内存和软件事务延迟来改进算法SoC Blockset™.
边境植物建模
执行复杂Simscape™的实时仿真硬件在环(HIL)工厂模型运行在FPGA快速控制原型系统。使用Simscape HDL工作流顾问自动编程Speedgoat FPGA I/O模块。