视觉HDL工具箱
为FPGA和ASIC设计图像处理、视频和计算机视觉系统
Vision HDL工具箱™ 为FPGA和ASIC上视觉系统的设计和实现提供像素流算法。它提供了一个设计框架，支持多种接口类型、帧大小和帧速率。工具箱中的图像处理、视频和计算机视觉算法使用适合HDL实现的体系结构。万博1manbetx
工具箱算法被设计成在VHDL中生成可读、可合成的代码®和Verilog®（使用HDL编码器）™). 生成的HDL代码经FPGA验证可用于高达8k分辨率的帧大小和高帧速率（HFR）视频。
工具箱功能以MATLAB的形式提供®函数，系统对象™和Simulink万博1manbetx®阻碍。
开始:
准备好的hdl边缘检测器块和它的可配置参数。
每个时钟处理多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧速率视频。底层硬件实现会自动更新，以支持具有指定并行性的模拟和代码生成。万博1manbetx
指定最多并行处理8个像素。
内置硬件数据管理
使用Vision HDL Toolbox块自动管理流输入数据，如控制信号、感兴趣区域(ROI)窗口和行缓冲器。使用HDL Coder为建模和模拟的控件功能生成VHDL或Verilog RTL。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧到像素块，用于将图像帧转换为带有控制信号的象素流，用于硬件处理。
使用基于帧的算法验证流硬件实现。
HDL和FPGA的协同仿真
使用高密度脂蛋白校验™通过RTL仿真或连接到MATLAB或Simulink测试环境的FPGA开发工具包验证硬件子系统。万博1manbetx
HDL验证器支持使用Xil万博1manbetxinx、Intel和Microsemi FPGA板的FPGA在环验证。
带有实时视频输入的原型平台
原型您的视觉处理应用程序，下载Xilinx的Vision HDL工具万博1manbetx箱支持包®Zynq®的硬件以及使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现生成代码。万博1manbetx
使用真实视频输入在FPGA硬件上原型设计。
生产部署
使用HDL Coder从硬件子系统模型生成高质量的、与目标无关的RTL和axis接口。
使用SoC互连接口生成代码。
基于FPGA的视觉处理
观看这一由五部分组成的视频系列，该系列介绍了将视觉应用程序定位到FPGA进行原型设计和生产的关键概念和工作流程。
