HDL验证者
使用HDL模拟器和FPGA板测试和验证Verilog和VHDL
HDL Verifier™可让您测试和验证Verilog®和vhdl.®FPGA，ASIC和SOC的设计。您可以验证RTL针对Matlab运行的测试长椅®或者模万博1manbetx拟®使用Cosimulation与HDL模拟器。这些相同的测试台可以与FPGA和SoC开发板一起使用，以验证硬件中的HDL实现。
HDL验证程序提供用于调试和测试Xilinx上的FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB写入并从内存映射的寄存器读取，以进行硬件测试设计。您可以将探针插入设计并设置触发条件以将内部信号上传到MATLAB以进行可视化和分析。
HDL验证程序生成用于RTL测试台的验证模型，包括通用验证方法（UVM）测试台。这些模型在支持SystemVerilog直接编程接口（DPI）的模拟器中运行。万博1manbetx
开始：
调试和验证系统设计
在MATLAB和SIMULINK中使用系统测试台和Golden参考模型，以验证Verilog或VHDL代码是否满足功能规范。万博1manbetx使用MATLAB或SIMULINK与Cadence验证设计万博1manbetx®尖锐®和Xcelium™模拟器或导师图形®MODELEIM®和Questa.®模拟器。
使用HDL Cosi万博1manbetxmulation验证Simulink模型。
集成现有的HDL代码
将旧版或第三方HDL代码合并到MATLAB算法或SIMULINK模型中，用于系统级仿真。万博1manbetx使用Cosimulation向导自动导入Verilog或VHDL代码并连接到导师图形或Cadence HDL模拟器。
使用Cosimulation向导导入VHDL或Verilog。
测量HDL代码覆盖范围
使用代码覆盖分析工具和互动源调用符在导师图形和Cadence HDL模拟万博1manbetx器中的互动源调试器中的结果评估和改进模拟测试台。执行交互式测试或作者脚本以推动批量仿真。
使用Cosimulation获取代码覆盖统计信息。
UVM组件生成
从Simulink模型生成完整的通用验证方法（UVM）测试台。万博1manbetx生成验证组件，如UVM序列，记分牌和设计欠测试（DUT），并将其整合到生产测试台中。
UVM环境用于功能验证。
SystemVerilog DPI组件生成
从MATLAB函数或Simulink子系统生成SystemVerilog DPI组件作为用于功能验证环境的行为模型，包括Syn万博1manbetxopsys VCS®，Cadence Incisive或Xcelium，以及导师图形模型或Questa。
生成SystemVerilog组件。
SystemVerilog断言
从Simulink模型中的断言生成本机SystemVerilog断言。万博1manbetx使用生成的断言以确保在Simulink和生产验证环境中一致验证设计行为。万博1manbetx
从断言块生成代码。
FPGA-in-循环测试
在MATLAB或SIMULINK中运行的系统测试长椅以测试在FPGA板上执行的HDL实现。万博1manbetx将主机自动连接到Xilinx，英特尔®和microSemi®FPGA板上以太网，JTAG或PCI Express®。
使用FPGA板执行FPGA-in-in-Look验证。
FPGA数据捕获
捕获从FPGA上执行的设计的高速信号，并自动将其加载到MATLAB中以进行查看和分析。分析整个设计中的信号以验证预期的行为或调查异常。
捕获信号并将其上传到Matlab以进行分析。
使用matlab从/写入内存
通过将HDL代码从MathWorks插入FPGA设计，从JTAG，以太网或PCI Express从MATLAB访问LOS-LASE存储位置。通过读取或写入访问AXI寄存器测试FPGA算法，并在MATLAB和板载存储位置之间传输大信号或图像文件。
从MATLAB访问板载内存位置。
HDL Cosimulation自动化
进行自动验证Verilog或VHDL代码HDL编码器直接从HDL工作流程顾问工具。
使用HDL Workflow Advisor生成HDL Cosimulation模型。
FPGA测试自动化
通过与Xilinx，Intel和MicroSemi开发工具集成来生成FPGA比特流来执行MATLAB或SIMULINK中的万博1manbetx测试台的硬件验证。将测试点添加到Simulink模型以捕万博1manbetx获信号并将其加载到Matlab中以进行查看和分析。
使用HDL Workflow Advisor生成FPGA-In-Loop模型。
SystemVerilog DPI测试台
在HDL代码生成期间从Simulink模型生成SystemVerilog测试台。万博1manbetx使用具有HDL模拟器的测试台验证生成的Verilog或VHDL码，包括Synopsys VCS，Cadence Incisive或Xcelium，Mentor Graphics MexileIm或Questa以及Xilinx Vivado模拟器。
使用HDL编码器生成DPI组件。
虚拟原型
生成具有TLM 2.0接口的系统数据虚拟原型模型，用于虚拟平台模拟。
从Simulink模型创建虚拟平台可执行文件。万博1manbetx
IP-XACT支万博1manbetx持
通过导入IP-XACT™XML文件自定义您生成的组件的TLM接口。使用TLM Generator生成IP-XACT文件，具有Simulink和生成的TLM组件之间的映射信息。万博1manbetx
从Simulink模型生成IP-Xact文件。万博1manbetx
