功能验证通常在ASIC、SoC FPGA和FPGA设计项目上消耗最多的时间和资源。为了提高效率，验证小组正在采用Accellera的普遍的验证方法(UVM)标准IEEE标准1800 SystemVerilog(参考:最新的博客博客第6部分和博客第10部分)。
这种方法背后的主要目标是通过可重用的验证组件来提高验证效率。然而，手动创建和调试UVM验证组件仍然需要大量的工作(参考:博客第8部分)。
因为很多芯片设计项目都是从算法开始的MATLAB®或者万博1manbetx®，通过在UVM验证环境中重用MATLAB代码或Simulink模型，可以减少测试台的开发工作量。万博1manbetx
HDL Verifier™可以从MATLAB代码或Simulink模型自动生成SystemVerilog DPI组件。万博1manbetx该组件可以作为一个黄金参考检查器模型在UVM验证记分牌，作为行为数字或模拟组件模型在混合信号模拟，或作为序列项目在您的UVM验证刺激。
HDL验证器也可以直接从Simulink模型生成UVM组件。万博1manbetxHDL验证器生成SystemVerilog UVM序列和记分板试验台模型的组件。它还为测试中的行为设计(DUT)生成SystemVerilog文件。然后可以用手工编码的RTL或使用HDL编码器生成的RTL替换行为DUT。
生成的组件可以在Mentor Graphics中作为完整的UVM环境运行®MODELEIM®或者,®,节奏®Xcelium™或Synopsys对此®风投公司®。或者，生成的组件可以合并到现有的UVM环境中。
从Simulink模型生成一个UVM测试台或测试组件。万博1manbetx
有关更多信息，请参见高密度脂蛋白验证器。
