过滤器设计HDL编码器
HDL-CodeFürSteChomma-Filter Estellen
过滤器设计HDL编码器™Erzeugt SynthetisierBaren,PortierBaren VHDL®und Verilog.®-code zum militingeren von fixpunkt-filtern,die mit matlab®在FPGAS OTER ASICS ORSTELLT WURDEN。ES WERDEN AUTOMATISCH VHDL-und Verilog-Testbenches Estellt,Diezum Simulieren,Testen und Verifizieren des Generierten Codes Verwendet WerdenKönnen。
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Filter Design HDL Coder™WURDE DIE DSP System Toolbox™Integhiert,UM Design undingierungsumgebung Zu Vereinheitlen。das entwerfen von filtern bzw。Das Eerstellen von vhdl- und Verilog-code Kann EntwederÜberdie matlab®-Befehlszeile在DSP系统工具箱ERFOLGEN中的臭虫。Dabei Werden Die Apps“过滤器设计和分析”Oter“Filter Builder”Verwendet。
DieEingabeFürdennentwurf在过滤器设计HDL编码器IST EIN Quantisierter过滤器,DEN SIE AUF ZWEIERLEI WEGENERSTELLENKönnen:
- 过滤器Mittels DSP System Toolbox Entwerfen und Sultisieren
- entwerfen sie den过滤器在der信号处理工具箱™und standisieren sie diesenanschließend麻省理工学院DSP系统工具箱
过滤器设计HDL编码器UnterstütztZahlreiche Bedeutende Filterstrukturen,Unter Anderem:
ZeitdiskRete Endliche Impulstantwort(FIR,有限脉冲响应),Die Symmetrische,抗Symmetrische und Transponierte Strukturen Beinhaltet
二阶部分(SOS)麻省理工学院Unendlicher Impulstantwort(无限脉冲响应,IIR),Die Direkte Strukturen Der形式I und II Sowie Transponierte Strukturen Umfasst
MultiTATEN过滤器,Die StrukturenFürkaskadierte Integerator-comb(CIC)Interpolatoren und Decimatoren,直接组件und Transponierte FiR多相互联网und Decimatoren,FIR Hold-und Linear-Interpolatoren Sowie Fire Fire MoverPolasen-AbtastratenWandler Umfassen
分数延迟过滤器,inclusive farrow-strukturen
过滤器设计HDL编码器KANN HDL-CODE AU KASKADIERTEN MULTIRATEN-FILTERN und Zeitdiskreten Filtern Estheren。Jede Dieser Einzelraten-und Multilaten-FilterstrukturenUnterstütztdie UmsetzungüberFestkomma-und Gleitkomma-Arithmetik(Doppelte Genaurigkeit)。ZusätzlichUnterstützenDie Fir-Strukturen Vorzeichenlose Festkomma-Koeffizenten。
der vhdl-und Verilog-codefürfestkomma-filter kann entwederüberumapp“过滤器设计和分析”oder“filter builder”generiert werden。在贝尼登AppsKönnenSieBeimerstellen des HDL-Codes Optionen Festlegen,Welche Die Impleationierungsarchitektur Bestimmen,Port-DatentyPenWählen,管道注册Einfügen,und Mehr。ÜberWeitere OptionenKönnenSIEEINETestumgeBungFürdenHDL-Entwurf ihres滤波器埃斯特雷滕und konfigurieren。
过滤器设计HDL编码器Generiert HDL-CodeFür过滤器und Die Testbench Eines Quantisierten滤波器Anhand EIGERGewählten选项OIGenschaftsnamens und Eigenschaften-Wertepaars。在柴油机塞内森·斯里:
- Sprachelemente Benennen.
- 端口参数Festlegen
- Erweiterte Funktionen Zur Hdl-Codegenerierung Anwenden
Alle Eigenschaften Haben StanditeInstellungen。SieKönnendie HDL-Ausgabe Anpassen,Indem Sie Die Einstellungen在Der App“过滤器设计和分析”Oter“Filter Builder”Konfigurieren。在Den AppsKönnenSiegenschaftenFestlegen,DieVerknüpftSindMit:
- hdl-sprachspezifikenen
- spezifikationen untemamame und位置
- 重置spezifikationen.
- Optimierungen des HDL-CODES
- Anpassungen der Testbench.
SieKönneneine vhdl- oder verilog-testbench zum simulieren und testen des generierten hdl-codes enterellen。AußerdemKönnenSieMitHDL Verifier™EINEN阻止ZUR协同模拟麻省理工学院万博1manbetx®Erersellen,UM Ihr VerhaltensBasiertes FilterModell Sowie Die在Sim万博1manbetxulink Laufenden Tests Mit Dem Generierten HDL-Code ZuVerknüpfen,Der In Den Simulatoren Cadence®尖锐®und xcelium™bzw。导师®MODELEIM®杜松子®ausgeführtwird。eine共模Vereinfacht Die Verifikation Ihres Filterentwurfs,Indem Sie Die Ergebnisse Aus Dem Generierten HDL-Code und Jene Aus Dem在SimulinkAusgeführ万博1manbetxten,VerhaltensBasierten FilterModell Direkt Miteinander VergleChenkthnnen。Durch DieseIntegrationKönnenSieefortschritthenen分析 - und Visualisierungsfunktionen von Matlab和Simulink Zum Tes万博1manbetxten,Debuggen und Verifizieren der HDL-Implementierung IhrerFilterentwürfenutzen。