从系列:基于MATLAB的FPGA设计
拉Sivakumar, MathWorks
FPGA编程传统上从提供寄存器传输级(RTL) VHDL开始®或Verilog®代码到FPGA合成工具。在本教程的这一部分中,我们将展示如何从验证过的高级架构模型自动生成RTL,分析估计的时间和资源使用情况,然后自动运行synthesis。
这个视频覆盖:
欢迎来到HDL编码器视频系列。在本视频系列中,我们将学习一种流行的经过生产验证的方法,通过Simulink、定点设计器和HDL编码器使用MATLAB数字信号处理算法来针对FPGA。万博1manbetx
在本系列之前的视频中,我们讨论了MATLAB和Simulink的优点,创建了脉冲检测算法的Simulink模型,介绍了扩展速度和面积权衡控制的设计架构选项,并将万博1manbetxSimulink设计转换为定点。
在视频系列的第5部分中,我们将生成和合成优化的HDL代码。
我们将采取以下步骤来生成HDL代码。首先,我们将检查模型的代码生成兼容性,然后启动HDL工作流顾问来生成HDL代码。
脉冲检测器子系统或被测设备(DUT)包含算法,我们将为其生成HDL代码。我们将从保存和重命名模型开始,并检查脉冲探测器子系统中的任何不兼容。右键单击HDL代码选项下的DUT,选择“检查模型兼容性”。HDL Model Checker不仅确保子系统中使用的块是否与HDL兼容,而且还确保这些块的设置、端口和配置不会产生低效的硬件。
HDL模型检查器包括本地浮点数和工业标准检查的选项。由于这些不适用于本例,我们将忽略它们。运行所选检查后,“不符合”状态显示为警告或失败。在我们的例子中,突出显示了两个警告。要导航到Simulink模型中的警告源,请使用提供的链接。万博1manbetx报告的警告可能会阻止优化特性正常工作,并最终消耗额外的硬件资源。要自动纠正警告,可以使用修改设置更改它们。
生成了一个HTML报告,它显示了模型检查器每次运行的结果,并带有一个时间戳。
在下一步中,我们将使用HDL工作流顾问来生成HDL代码。合成生成的VHDL或Verilog代码,我们将使用第三方工具;在我们的例子中,就是Xilinx Vivado。HDL编码器支持广泛万博1manbetx的合成工具,如英特尔,Microsemi,举几个例子。使用“hdlsetuptoolpath”命令,我们将把合成工具分配到我们的MATLAB系统路径。
右键单击DUT启动HDL工作流顾问,并从HDL Code选项中选择HDL工作流顾问。HDL工作流顾问指导您通过使用一系列任务为DUT生成HDL代码的阶段和FPGA设计阶段。
为了运行这些任务,我们将使用设计和硬件包的详细信息来设置每个任务文件夹选项。综合工具的信息、目标设备详细信息和目标频率将在Set target文件夹下定义,与全局重置和报告生成相关的设置在HDL代码生成部分完成。
单击APPLY保存所选选项,右键单击子文件夹3.2,单击“RUN to selected TASK”开始生成HDL代码。
当HDL Advisor完成任务运行时,您就成功地生成了HDL代码。生成的HDL具有良好的结构、注释和可读性,您可以从特定的HDL代码行导航到模型或MATLAB代码。代码生成报告允许您检查资源利用率评估,比如乘数、DSP块,以及优化选项,比如流水线、资源共享和延迟平衡。此外,您可以使用生成的模型链接选项查看DUT中的模型更改,甚至可以模拟生成的模型,以确保它在优化的时间内正确工作。
生成HDL代码后,您可以选择使用Workflow Advisor来创建FPGA合成项目,或者使用您选择的合成工具。在这个视频中,我们将使用第一个选项。
通过映射在FPGA上的逻辑资源,我们可以可视化和识别路由前和路由后的定时信息,并突出显示模型中的关键路径。此分析使用带有综合结果选项的注释模型,并使HDL编码器能够以更准确的关键路径定时显示DUT。使用Workflow Advisor中的步骤完成,您可以通过在工作流程顾问上使用Cosimulation来验证HDL。使用Cosimulation选项,我们可以验证RTL匹配Simulink和Matlab行为。万博1manbetx
在这第五个也是最后一个关于HDL编码器视频系列的视频中,我们成功地为MATLAB中实现的脉冲检测算法生成并合成了优化的HDL代码。
要了解关于HDL编码器产品的更多信息,请访问MathWorks网站并探索MathWorks入门页面,以设计、探索、生成和验证HDL代码生成,用于FPGA、ASIC或系统芯片(SoC)原型或生产项目。
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