生成IP核和比特流
生成包含HDL代码的HDL IP核和位流，用于部署在独立的FPGA板上，Speedgoat®I/O模块，Xilinx®Zynq®-7000平台，英特尔®SoC设备或微芯片SoC设备
IP核是一个可共享和可重用的HDL组件，它实现特定的功能，通常是一个算法。IP核由IP核定义文件、为算法生成的HDL代码、包含寄存器地址映射的C头文件和IP核报告组成。
通过使用IP核生成HDL Coder™可以生成一个IP核，其中包含HDL源代码和C头文件，用于将IP核集成到您的Vivado®Qsys或Libero®计划，然后对目标硬件进行编程。您可以根据目标平台将IP核集成到默认或自定义参考设计中，并生成要部署到FPGA硬件上的位流。输入端是在Simulink中设计的IP核万博1manbetx®模型或MATLAB®函数。输出是由HDL Coder从IP核生成的位流。
有关工作流的更多详细信息，请参见FPGA和SoC硬件概述．
类
hdlcoder。WorkflowConfig |
配置HDL代码生成和部署工作流 |
主题
IP核生成
- 自定义IP核生成
使用HDL Workflow Advisor从模型或算法生成一个自定义IP核。 - 自定义IP核报表
在生成自定义IP核时，默认情况下生成HTML自定义IP核报告。 - 多速率IP核生成
学习使用IP核生成工作流的多个采样率的各种示例设计。 - 从Simulink模型中生成独立于板的HDL IP核万博1manbetx
当你打开HDL工作流顾问和运行IP核生成工作流，您可以指定一个通用的Xili万博1manbetxnx平台，通用的Intel平台或通用的微芯片平台。 - 用MATLAB算法生成独立于板的IP核
基于MATLAB的独立于板的IP核生成。 - 生成具有多个AXI4- stream和AXI4主接口的HDL IP核
了解如何将DUT端口映射到多个AXI4- stream、AXI4- stream Video和AXI4 Master接口。 - 全局复位信号同步到IP核时钟域
了解如何HDL Coder自动插入逻辑同步全局复位信号到IP核心时钟域。
Xilinx Zynq参考设计
- 默认系统参考设计(Xilinx Zyn万博1manbetxq平台的HDL编码器支持包)
了解默认的系统参考设计和使用参考设计。 - 默认系统与AXI4-Stream接口参考设计(Xilinx Zyn万博1manbetxq平台的HDL编码器支持包)
了解如何使用带有AXI4-Stream接口参考设计的默认系统及其需求。 - 默认视频系统参考设计(Xilinx Zyn万博1manbetxq平台的HDL编码器支持包)
了解默认的视频系统参考设计及其需求。 - 带有外部DDR内存访问参考设计的默认系统(Xilinx Zyn万博1manbetxq平台的HDL编码器支持包)
了解默认系统与外部DDR3内存访问参考设计及其要求。
英特尔SoC参考设计
- 默认系统参考设计(用于Intel So万博1manbetxC设备的HDL编码器支持包)
了解默认的系统参考设计和使用参考设计。 - 默认系统与外部DDR4内存访问参考设计(用于Intel So万博1manbetxC设备的HDL编码器支持包)
了解默认系统与外部DDR3内存访问参考设计及其要求。
微芯片SoC参考设计
- 默认系统参考设计(用于微芯片FPGA和万博1manbetxSoC设备的HDL编码器支持包)
了解默认的系统参考设计和使用参考设计。
参考设计集成
- IP缓存用于更快的参考设计综合
使用IP缓存通过使用上下文外工作流来加快参考设计合成时间。 - 解决IP核生成和Simulink实时FPGA I/O工作流中的时序故障万博1manbetx
解决基于vivado板的IP核生成工作流或Simulink实时FPGA I/O工作流的构建FPGA比特流步骤中的计时故障。万博1manbetx
特色的例子
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