主要内容

情商,==.

描述

例子

一个==.B返回元素设置为logical的逻辑数组1(真的),数组一个B是相等的;否则,元素就是合乎逻辑的0()。该测试比较数字数组的实部和虚部。情商返回逻辑0(),一个或者B有nan或undefined分类元素。

eq(一个,B)是执行的另一种方法A = =,但很少使用。它支持类的操作符重载。

例子

全部收缩

创建两个同时包含实数和虚数的向量,然后比较两个向量是否相等。

a = [1 + i 3 2 4 + i];b = [1 3 + i 2 4 + i];A = =
ans =.1x4逻辑阵列0 0 1 1

情商功能测试真实和虚部的平等部分,并返回逻辑1(真的)只有两个部分都是相等的。

创建一个字符向量。

m ='杰作';

测试是否存在特定的字符==.

M = =“e”
ans =.1x11逻辑阵列0 0 0 0 1 0 0 0 1 0 0 0 1

逻辑的价值1(真的)表示角色的存在“e”

创建一个有两个值的分类数组:“头”'尾巴'

a =分类({“头”“头”'尾巴';'尾巴'“头”'尾巴'})
一个=2 x3分类正面,正面,反面,反面

查找所有值“头”类别。

a ==.“头”
ans =.2 x3逻辑阵列1 1 0 0 1 0

逻辑的值1(真的)表示类别中的值。

比较一个为平等。

(1:) = = (2,:)
ans =.1x3逻辑阵列0 1 1

逻辑的值1(真的)表示行具有等于类别值的位置。

以十进制文本表示的许多数字不能完全表示为二进制浮动数字。这导致结果的小差异==.操作员反映。

对十进制表示的数字执行一些减法运算,并将结果存储在C

C = 0.5 -0.4 -0.1
c = -2.7756e-17

用精确的十进制运算,C应该等于确切地0。它的小值是由于二进制浮点运算的性质。

比较C0为平等。

c == 0.
ans =.逻辑0

使用公差比较浮点数,,而不是使用==.

托尔=每股收益(0.5);abs (C-0) <托尔
ans =.逻辑1

两个数字,C0,比相邻的两个连续浮点数更接近0.5。在很多情况下,C可能是这样的0

比较两个的元素约会时间数组。

创建二约会时间在不同的时区阵列。

t1 =[2014年04 14 9 0 0;2014年,04,14日,10日,0,0);一个= datetime (t1,“时区”,'美国/ Los_Angeles');A.Format ='d-mmm-y hh:mm:ss z'
一个=2x1 DateTime.2014年4月14日09:00:00 -0700
t2 = [2014,04,14,12,0,0; ​​2014,04,14,12,30,0];b = datetime(t2,“时区”,'America / new_york');B.Format ='d-mmm-y hh:mm:ss z'
B =2x1 DateTime.2014年4月14日12:00:00 -0400

检查元素的位置一个B是平等的。

A = =
ans =.2x1逻辑阵列1 0

输入参数

全部收缩

操作数,指定为标量,向量,矩阵或多维数组。输入一个B必须是相同的大小或具有兼容的大小(例如,一个是一个-经过-N矩阵和B是标量或1-经过-N行矢量)。有关更多信息,请参见兼容数组大小,用于基本操作

您可以比较任何类型的数字输入,并且对比较不会因类型转换而遭受精度的损失。

  • 如果一个输入是a分类数组,另一个输入可以是分类数组、字符向量的单元格数组或单个字符向量。单个字符向量扩展为与其他输入大小相同的字符向量单元数组。如果两个输入都是序数分类阵列,他们必须拥有相同的类别,包括其订单。如果两个输入都是分类非序数数组,它们可以有不同的类别集。看到比较类别数组元素更多细节。

  • 如果一个输入是a约会时间数组,另一个输入可以是约会时间阵列,字符向量或字符向量的单元格数组。

  • 如果一个输入是a持续时间数组,另一个输入可以是持续时间数组或数字数组。运算符将每个数值视为标准的24小时天数。

  • 如果一个输入是字符串数组,则另一个输入可以是字符串数组、字符向量或字符向量的单元数组。对应的元素一个B被释放地比较。

数据类型:|双倍的|int8|int16|INT32.|INT64.|uint8|uint16|uint32|uint64|逻辑|char|字符串|分类|约会时间|持续时间
复数的支持:万博1manbetx是的

尖端

  • 比较句柄对象时,使用==.测试对象是否具有相同的句柄。使用isequal确定具有不同句柄的对象是否具有相同的属性值。

兼容性考虑因素

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R2016b中行为改变

R2020B的行为更改

扩展功能

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

在R2006A之前介绍