使用MATLAB作为AXI主机访问连接到FPGA的外部DDR存储器。FPGA设计例示了用于访问DDR内存的Intel DDR内存控制器。该内存控制器为FPGA的读写操作提供内存映射从接口。MATLAB as AXI Master功能提供了一个AXI主IP，允许MATLAB访问FPGA中任何内存映射的从属IP。在本例中，我们演示了如何将JTAG MATLAB作为AXI主IP或以太网MATLAB作为AXI主IP集成到Qsys设计中，然后从MATLAB读取和写入DDR内存。

使用HDL编码器™ IP核心生成工作流，用于为没有嵌入式ARM处理器但仍使用HDL编码器的英特尔®部件开发参考设计™ 生成用于控制DUT的AXI接口。此示例使用MATLAB作为来自HDL验证器的AXI主IP™ 访问HDL编码器™ 通过启用参考设计参数选项生成DUT寄存器插入JTAG MATLAB作为AXI主机. 然后可以直接从MATLAB访问DUT寄存器。或者，您可以使用Intel Qsys（TM）JTAG到Avalon主桥IP，在Qsys系统控制台中使用Tcl命令访问FPGA寄存器。对于“英特尔JTAG AXI主机”，您需要创建自定义参考设计。FPGA设计在Arrow DECA MAX 10 FPGA评估套件上实现。

使用基于以太网的MATLAB作为来自HDL验证器的AXI主IP™ 访问HDL编码器™ 生成的寄存器。MATLAB作为AXI主机提供直接从MATLAB访问FPGA寄存器的功能。FPGA设计在Arrow DECA MAX 10 FPGA评估工具包上实现。