使用MATLAB作为AXI Master以访问连接到FPGA的外部DDR存储器。FPGA设计实例化了用于访问DDR存储器的英特尔DDR内存控制器。该存储器控制器提供了一个存储器映射从接口，用于从FPGA读取和写入操作。MATLAB作为AXI主设备提供AXI主IP，允许MATLAB访问FPGA中的任何内存映射的从IP。在此示例中，我们演示了如何将JTAG MATLAB作为AXI主IP或以太网MATLAB作为AXI主IP集成到QSYS设计中，然后从MATLAB读取和写入DDR内存。

使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Intel®零件开发参考设计，但它仍然利用HDL Coder™生成的AXI接口来控制DUT。此示例使用MATLAB作为AXI Master IP从HDL Verifer™通过启用参考设计参数选项来访问HDL Coder™生成的DUT寄存器将JTAG MATLAB插入AXI Master。然后，您可以直接从Matlab访问DUT寄存器。或者，您可以将Intel Qsys（TM）JTAG使用到Avalon Master Bridge IP，以在Qsys系统控制台中使用TCL命令访问FPGA寄存器。对于英特尔JTAG AXI Master，您需要创建自定义参考设计。FPGA设计在箭头Deca Max 10 FPGA评估套件上实现。

使用基于以太网的MATLAB从HDL Verifer™中作为AXI Master IP访问HDL Coder™生成的寄存器。MATLAB作为AXI Master直接提供从MATLAB的FPGA寄存器的访问。FPGA设计在箭头Deca Max 10 FPGA评估套件上实现。