生成IP核Zynq平台MATLAB
生成IP核
生成以Xilinx为目标的自定义IP核®ZC702, ZC706或ZedBoard™:
创建一个包含MATLAB的HDL Coder™项目®设计和测试工作台，或打开现有项目。
在HDL Workflow Advisor中，定义输入类型并执行定点转换。
要了解如何将设计转换为定点，请参见基于MATLAB的基本HDL代码生成和FPGA合成．
在HDL工作流顾问，在选择代码生成目标任务:
工作流:选择
IP核心代．平台:选择
Xilinx Zynq ZC702评估试剂盒或Xilinx Zynq ZC706评估试剂盒．如果在下拉菜单中看不到目标硬件，请选择
得到更多的下载目标支持包。万博1manbetx编码器自动设定合成工具来
Xilinx Vivado，但你可以改变合成工具来Xilinx ISE．参考设计和参考设计路径:如果你有一个下载的参考设计，选择你的参考设计．为参考设计路径，输入下载的参考设计组件的路径。
额外的源文件:如果你正在使用an
高密度脂蛋白。黑箱系统对象™包含现有的Verilog®或硬件描述语言(VHDL)®代码，输入文件名。手动输入每个文件名，用分号分隔(；)，或使用.．.按钮。源文件语言必须与目标语言匹配。
在设置目标接口步骤中，为每个端口选择一个选项目标平台的接口下拉列表。
在HDL代码生成步骤，可以指定代码生成选项，然后单击运行．
在HDL Workflow Advisor消息窗格中，单击IP核心报告链接，以查看生成的IP核心的详细文档。
要了解关于自定义IP核生成的更多信息，请参见定制IP核一代．
要求和限制
您不能同时映射到同一个IP核中的AXI4接口和AXI4- lite接口。
要将设计函数的输入或输出映射到AXI4-Lite接口，输入和输出必须:
位宽小于或等于32位。
是标量。
当将设计函数的输入或输出映射到axi4流视频接口时，需要满足以下要求:
端口必须是32位的宽度。
端口必须是标量。
最多支持一个视频输入接口和一个视频输出接口。
中不支持axi4流视频接口万博1manbetxCoprocessing——阻塞处理器/ FPGA同步模式。
你也可以从以下列表中选择一个网站:
