高密度脂蛋白验证器
高密度脂蛋白シミュレーターおよびFPGAボードを使用して硬件描述语言(VHDL)をテストして検証
HDL验证™により，FPGA，ASIC，および的SoC向けの的Verilog®とVHDL®をテストして検証することができます。高密度脂蛋白シミュレーターとのコシミュレーションを使用して,MATLAB®または仿万博1manbetx真软件®で実行されているテストベンチに対してRTLを検证することができます。これらのテストベンチを，FPGAおよび的SoC开発ボードで使用して，ハードウェアでのHDL実装を検证することができます。
HDL验证は，赛灵思®および英特尔®ボードでのFPGA実装をデバッグしてテストするツールを提供します。MATLABを使用して、ハードウェアでの設計のテストのため、メモリマッピング済みレジスタの読み込みおよび書き込みを行うことができます。プローブを設計に取り入れ、可視化と解析のため内部信号を MATLAB にアップロードするトリガー条件を設定することができます。
HDL验证は，通用验证方法学（UVM）テストベンチなどのRTLテストベンチで使用する検证モデルを生成します。これらのモデルは，SystemVerilog的直接编程接口（DPI）をサポートするシミュレーターでネイティブ実行されます。
开始:
システム設計をデバッグおよび検証
MATLABおよび仿真万博1manbetx软件でシステムテストベンチとゴールデンリファレンスモデルを使用し,Verilogまたは硬件描述语言(VHDL)コードが機能仕様を満たしていることを検証します。节奏®尖锐®およびXcelium™シミュレーターまたはMentor Graphics公司®的ModelSim®および,®シミュレーターを备えたMATLABまたはSim万博1manbetxulink的を使用して设计を検证します。
HDLコシミュレーションによるSi万博1manbetxmulink的モデルの検证
既存のHDLコードを統合
システムレベルのシミュレーションのために,レガシHDLコードまたはサードパーティのHDLコードをMATLABアルゴリズムまたは仿真软件モデル万博1manbetxに組み込みます。コシミュレーションウィザードを使用して,Verilogまたは硬件描述语言(VHDL)コードを自動的にインポートして导师图形または节奏のHDLシミュレーターに接続します。
コシミュレーションウィザードを使用した硬件描述语言(VHDL)またはVerilogのインポート
HDLコードカバレッジを测定する
导师图形および节奏HDLシミュレーターでコードカバレッジ解析ツールおよび対話型ソースデバッガーの結果を使用し,仿真软件でテストベンチを評価および改善し万博1manbetxます。対話型テストを実行するかスクリプトを作成して,バッチシミュレーションを実行します。
コシミュレーションでのコードカバレッジ統計の取得
UVMコンポーネント生成
完全な通用验证方法(UVM)テストベンチを仿真软件モデルから生成します。万博1manbetxUVMシーケンス,スコアボード,およびテスト対象の設計(DUT)などの検証コンポーネントを生成し,量産用テストベンチに取り入れます。
机能検证用のUVM环境
SystemVerilog DPIコンポーネントの生成
MATLAB関数または仿真万博1manbetx软件サブシステムからSystemVerilog DPIコンポーネントを,SynopsysVCS®,节奏门齿またはXcelium,および导师图形ModelSimまたは,などの機能検証環境で使用する動作モデルとして生成します。
SystemVerilog的コンポーネントの生成
FPGAインザループテスト
MATLABまたは仿真万博1manbetx软件で実行されるシステムテストベンチを使用し,FPGAボード上で実行されているHDL実装をテストします。ホストコンピューターを以太网,JTAG,またはPCI Express®経由で赛灵思，英特尔®，およびMicrosemi的®のFPGAボードに自动的に接続します。
FPGAボードでのFPGAインザループ検证の実行
FPGAデータの取得
FPGAで実行されている設計から高速信号を取得し,表示および解析のためにMATLABに自動的に読み込みます。設計全体の信号を解析し,期待される動作の検証または異常の調査を行います。
解析のための信号の取得およびMATLABへの読み込み
読み取り/书き込みメモリアクセス
MathWorksからFPGA設計にIPコアを挿入して,JTAG,以太网,またはPCI Express経由でMATLABからボード上のメモリ位置にアクセスします。AXIレジスタに対して読み取り書き込みアクセスを実行してFPGAアルゴリズムをテストし,MATLABとボード上のメモリ位置との間で大きい信号またはイメージファイルを転送します。
MATLABからのボード上のメモリ位置へのアクセス
HDLコシミュレーションの自动化
HDL编码器によって生成された的VerilogまたはVHDLコードの自动検证をHDLワークフローアドバイザーツールから直接実行します。
高密度脂蛋白ワークフローアドバイザーを使用したHDLコシミュレーションモデルの生成
FPGAテストの自動化
Xilinx、英特尔、およびMicrosemiの開発ツールと統合してFPGAビットストリームを生成し,MATLABまたは仿真软件でテスト万博1manbetxベンチからハードウェア検証を実行します。万博1manbetx仿真软件モデルにテストポイントを追加し,表示と解析のために信号を取得してMATLABに読み込みます。
HDLワークフローアドバイザーを使用したFPGAインザループモデルの生成
SystemVerilog DPIテストベンチ
HDLコード生成中にSi万博1manbetxmulink的モデルからSystemVerilog的テストベンチを生成します.Synopsys VCS，Cadence公司的IncisiveまたはXcelium，的Mentor Graphics ModelSimまたは奎斯塔，および赛灵思VivadoシミュレーターなどのHDLシミュレーターでテストベンチを使用して，生成された的VerilogまたはVHDLコードを検证します。
高密度脂蛋白编码器を使用したDPIコンポーネントの生成
バーチャルプロトタイプ
TLM 2.0インターフェイスで,バーチャルプラットフォームのシミュレーションに使用するSystemCバーチャルプロトタイプモデルを生成します。
万博1manbetx仿真软件モデルからのバーチャルプラットフォーム実行可能ファイルの作成
IP-XACTのサポート
IP-XACT™XMLファイルをインポートして，生成したコンポーネントのTLMインターフェイスをカスタマイズします.TLMジェネレーターを使用し，Simul万博1manbetxink的と生成されたTLMコンポーネントの间のマッピング情报が含まれたIP-XACTファイルを生成します。
万博1manbetx仿真软件モデルからのIP-XACTファイルの生成
