高密度脂蛋白编码器
FPGAとASIC设计用VHDLコードと的Verilogコードの生成
HDL编码器は，MATLAB®关数，万博1manbetxSimulink的®モデル,およびStateflow®チャートから，移植可能で合成可能な的Verilog®コードおよび硬件描述语言(VHDL)®コードを生成します。生成されたHDLコードは，FPGAプログラミングと,ASICプロトタイピングおよび設計に使用できます。
HDL编码器には，赛灵思®，Microsemi的®,および英特尔®FPGAのプログラミングを自動化するワークフローアドバイザーがあります。HDLアーキテクチャや実装の设定（49:42），クリティカルパスの强调表示，ハードウェアリソースの使用状况の推定を行うことができます.HDL编码器は，Simu万博1manbetxlink的モデルと，生成された的Verilog / VHDLコードの间のトレーサビリティを実現します。これにより,做- 254などの標準規格に準拠する高信頼性アプリケーションのコードを検証できます。
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高レベルのハードウェア设计
300以上のHDL対応Simu万博1manbetxlink的ブロック，MATLAB关数，状态流チャートから选択して，サブシステムを設計します。设计のハードウェア动作のシミュレート，代替アーキテクチャの调查，合成可能なVHDLまたは的Verilogの生成を行います。
パルス検出アルゴリズムのハードウェアアーキテクチャ
ベンダーに依存しないターゲティング
さまざまな実装ワークフローと，FPGA, ASIC, SoCデバイスで使用するための合成可能なRTLを生成します。プロトタイプと量産コードの生成に同じモデルを再利用します。
あらゆるFPGA，ASIC，または的SoCデバイスに展开可能で，ベンダーに依存せず，效率的で合成可能なRTLを生成
ソースモデルと要件にリンクされた,生成高密度脂蛋白コード
ハードウェア開発の高速化
アルゴリズム設計とハードウェア設計を1つの環境に統合することで,高品質のシステム設計に効率的に集中できます。ワークフローの初期段階で,ハードウェア実装によるアルゴリズム制約に対する影響を把握します。
ワークフローの初期段阶で，连携してハードウェア実装の详细をアルゴリズムに追加
より最适化されたデザイン
RTLの実装に取り組む前に,さまざまなハードウェアアーキテクチャと固定小数点量子化について検討します。高位合成の最適化は,ロジック,DSP、RAMなどのデバイスリソースに効率的にマッピングを行います。
さまざまな実装の選択肢を迅速に検討
早期検证
ワークフローの初期段阶で，デジタル，アナログ，およびソフトウェア机能をシステムレベルでシミュレートし，実装に向けて継続的にモデルを改良し，统合します。テストスイートの管理，テストカバレッジの测定，およびRTL検证を简単に开始するためのコンポーネントの生成を行います。
高レベルな機能を検証およびデバッグし,RTL検証用のモデルを生成
FPGAベースのデバイス
赛灵思，英特尔，MicrosemiFPGAおよびSoCデバイスに效率的にマッピングするRTLを生成します。泛用ボード向けハードウェアサポートパッケージを使用して入出力をデバイスレベルのI / OおよびAXIレジスタにマッピングするか,独自のカスタムリファレンスデザインを定義します。
FPGAプロトタイプボード上でのワイヤレス通信アルゴリズムのテスト
リアルタイムシミュレーションおよびテスト
高密度脂蛋白ワークフローアドバイザーを使用して,的Speedgoatからプログラム可能FPGA I / Oモジュールをターゲットにし，万博1manbetxSimulink的实时™を使用してシミュレートします。ネイティブ浮动小数点HDLコードを生成することで，高精度プロトタイピングのワークフローを简単に行うことができます。
Speedgoat FPGA的I / OボードをターゲットにHDLワークフローアドバイザーを使用
ワイヤレス通信
実信号，または取得した信号を使用してシステムレベルのアルゴリズムを设计し，ハードウェアアーキテクチャの详细を追加したり，无线HDL工具箱™のサブシステムやブロックを再利用したりします。事前設定されたソフトウェア無線(SDR)プラットフォームまたはカスタムのターゲットハードウェアに展开します。
ワイヤレス通信アルゴリズム用のハードウェアアーキテクチャを実装
浮动小数点モーター制御アルゴリズムからHDLを生成
HDL最适化されたビデオおよび画像处理ブロック
HILプラントモデリング
FPGAラピッドコントロールプロトタイピングシステムで実行されている复雑な的Simscape™ハードウェアインザループ(边境)プラントモデルのリアルタイムシミュレーションを実行します。Simscape HDLワークフローアドバイザーを使用して,Speedgoat FPGA的I / Oモジュールを自動的にプログラミングします。
Speedgoat FPGA的I / Oボードに展開するためにSimscapeプラントモデルを変換
ハードウェアの设计
ストリーミングデータに対して効率的に機能するアルゴリズムを開発します.HDL対応の仿真万博1manbetx软件ブロック,カスタムのMATLAB函数ブロック,およびStateflowチャートを使用してハードウェアアーキテクチャの詳細を設計します。
浮动小数点から固定小数点へ
固定小数点化は，実装效率のために数値精度がトレードオフします。定点设计™は,このプロセスの自動化と管理に役立つのに対し,ネイティブ浮动小数点のHDLコード生成では，広いダイナミックレンジを持つ演算の精度が向上します。
固定小数点化を自动化するか，ネイティブ浮动小数点で合成するか，またはそれぞれの组み合わせを使用
プロトタイピングと検证
早期にバグを解消し，ハードウェアがシステムレベルにおける要求に応じて机能するように，シフトレフト検证を适用します。HDL验证™を使用して,MATLABや仿真万博1manbetx软件から直接FPGAプロトタイプをデバッグし,RTL検証を高速化するためのコンポーネントを生成します。
高レベルの機能を検証し,万博1manbetx仿真软件に接続されたFPGAで生成されたHDLをシミュレートして,モデルを生成
MIMO向けAXI4-流
複数入出力チャネルを持つIPコアの生成
高帯域AXI主人
AXI4主データポートで最大512ビットまで持つIPコアの生成
Simscapeでのハードウェアインザループ
复数的SimscapeネットワークからHDLコードを生成
HDL出力の难読化
ランダム化された识别子名でプレーンテキストHDLコードを生成
gsp时(毎秒ギガサンプル)区域
高速アプリケーション向けにHDL最适化されたNCOからフレームベース出力を生成（DSP系统工具箱が必要）
変数CIC间引き系数
间引きファクターをCIC间引きHDL最适化ブロックへの入力として指定（DSP系统工具箱が必要）
これらの機能および対応する関数の詳細については,リリースノートを参照してください。
MATLAB用于FPGA、ASIC、SoC开发
领域专家和硬件工程师使用MATLAB®和仿真软万博1manbetx件®开发用于在FPGA、ASIC和SoC设备上部署的原型和生产应用程序。
