特定分野の専門家およびハ，ドウェアエンジニアは，matlab®およびS万博1manbetximulink®を使用して，プロトタaaplピングとasic設計を行います。MATLABと Simulink を使用すれば、次のことが可能になります。
- 仕様に関するコミュニケーション不備を排除するためにASICハードウェアに向けてアルゴリズムを改良する
- 高レベルの抽象度でシステムオンチップの動作をシミュレ，トする
- システムレベルのモデルとテストケ，スを再利用して検証を早期に開始する
- 製品クオリティのRTLの生成
S万博1manbetximulink環境は，システムレベルのア，キテクチャ探索に理想的です。シミュレ，ションは，以前のワ，クフロ，の200倍高速です。また仿万博1manbetx真软件モデルはCやHDLコードに簡単に変換できるため,拡張性および再利用性が高まります。」
Ken Chen, Faraday
MATLABをASICおよびSoCで使用する
Asicの設計のモデリング
ハ，ドウェアア，キテクチャ(13)をデジタルアルゴリズムに追加します。これには，固定小数点の量子化(30:45)が含まれるため，リソ，スをより効率的に使用できます。またネ@ @ティブ浮動小数点(9:19)コド生成も含まれるため，fpgaでのプロトタプ作成がより簡単に行えます。テストとゴ，ルデンリファレンス·アルゴリズムを再利用して，一連の改良点をシミュレ，トします。
高密度脂蛋白编码器™は，HDL対応のSi万博1manbetxmulinkおよびMATLAB関数ブロックと，Stateflow®チャ，トから直接合成可能なVHDLまたはVerilogを生成します。初期のFpgaプロトタescピング(20:51)と本番環境の実装のために同じモデルからコ，ドを生成できます。このアプロ，チにより，ハ，ドウェア設計と検証のワ，クフロ，に俊敏性と再利用性が備わります。
システムオンチップ動作のシミュレ，ション
実装前にシステムレベルのバグやパフォ，マンスの問題を特定して排除するために，デジタル，アナログ，およびソフトウェアの機能性をともに高度な抽象化でモデリングします。SoC Blockset™を使用して,メモリ,内部/外部の接続性,およびスケジューリングとOSの影響をシミュレートします。
万博1manbetx仿真软件测试™を使用してシステムレベルのテストケ，スを作成および自動化し，万博1manbetx仿真软件覆盖™を使用して要件を満たすためのメトリクスを報告します。
サブシステムを改良しながら,SoCを継続的に検証することで,プロジェクト全体の等価性とSoCレベルの互換性を確保します。
検証を早期に開始する
高密度脂蛋白校验™は，MATLABおよびSi万博1manbetxmulinkのテスト環境を再利用してFPGA設計を検証します。
コシミュレ，ション(35分)では,导师图形または节奏设计系统のシミュレーターで実行されているVerilogまたは硬件描述语言(VHDL)設計に接続されたMATLABまたは仿真软件のテストベンチを自動的に実行することができます。万博1manbetx
SystemVerilogシミュレーターでリファレンスモデル,スティミュラス,または高速なシミュレーションモデルとして使用するために,アナログまたはデジタルのモデルをSynopsys对此、Cadence设计系统，または导师图形からSystemVerilog DPI(19)コンポ，ネントとしてエクスポ，トします。
本番環境用asic設計
特定分野の専門家とハ，ドウェアエンジニアは，MATLABとSim万博1manbetxulinkを使用して，無線、動画/画像処理、モタ/電力制御(24:20)、セ，フティクリティカルなアプリケ，ション向けに，量産FPGAおよびSoCを共同設計しています。
幅広いア，キテクチャの選択肢を検討してから，HDL Coderの高位合成の最適化(49:42)を使用して，実装の目標を達成します。モデルと要件まで戻ってトレ，ス可能な，可読性の高いRTLを自動的に生成します。HDL编码器は，合成可能で設計のル，ルに準拠したRTLと共に，SoCへの統合を容易にするためのさまざまなAXI4ンタフェスを生成します。
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