FPGA设计与MATLAB,第5部分:生成和合成RTL
从系列:FPGA设计与MATLAB
FPGA编程传统始于提供寄存器传输级(RTL)硬件描述语言(VHDL)®或Verilog®代码一个FPGA合成工具。在这部分的教程中,我们将展示如何自动生成RTL的高级建筑模型验证,分析估计时间和资源使用情况,然后自动运行合成。
这个视频覆盖:
- 运行检查HDL代码生成准备和潜在的硬件效率低下
- 自动或手动解决报告问题
- 建立第三方工具合成生成的硬件描述语言(VHDL)或Verilog
- 阶段、任务和设置生成RTL代码使用HDL工作流顾问
- 资源使用和优化报告,它提供了快速高层反馈之前合成
- 从FPGA的时机和关键路径分析合成
欢迎来到HDL编码视频系列。在这个视频系列中,我们将学习一个受欢迎的生产证明路径通过仿真软件MATLAB数字信号处理算法,定点设计师,和HDL编码目标FPGA。万博1manbetx
在本系列之前的视频中,我们已经讨论了MATLAB和Simulink的力量,创造了脉冲检测算法的仿真软件模型,介绍了设计架构选项扩展控制速度和面积权衡,和仿真软件万博1manbetx的设计转化为不动点。
在五个视频系列的部分中,我们将生成和合成优化HDL代码。
我们将采取以下步骤生成HDL代码。首先,我们将检查代码生成模型的兼容性,然后启动HDL工作流顾问生成HDL代码。
脉冲探测器子系统或测试设备(DUT)包含我们将生成HDL代码的算法。我们将开始通过储蓄和重命名模型和检查任何不相容的脉冲探测器子系统。上点击右键选择“检查模型兼容性”选项下的DUT HDL代码。高密度脂蛋白模型检查器不仅确保如果子系统中使用的块是高密度脂蛋白兼容,也保证了设置,端口,和配置这些块不产生低效率的硬件。
高密度脂蛋白模型检查器包括选择本地浮点和行业标准检查。不适用,因为这些对于本例,我们将忽略它们。选择检查运行后,违规警告或故障状态显示。在我们的例子中,两个警告突出显示。导航到警告的来源在仿真软件模型中,使用提供的链接。万博1manbetx报道警告有可能防止优化功能正常运行,最终消耗额外的硬件资源。自动纠正警告,您可以改变他们使用修改设置。
生成一个HTML报告,显示结果在每次运行模型检查器和一个时间戳。
在下一步中,我们将利用高密度脂蛋白工作流顾问生成HDL代码。合成生成的硬件描述语言(VHDL)或Verilog代码,我们将使用第三方工具;在我们的例子中,Xilinx Vivado。高密度脂蛋白编码器支万博1manbetx持广泛的合成工具,如英特尔、Microsemi,等等。使用“hdlsetuptoolpath”命令,我们将分配合成工具MATLAB系统路径。
启动HDL工作流顾问DUT,单击右键,并选择高密度脂蛋白工作流顾问从HDL代码选项。高密度脂蛋白工作流的顾问将指导您完成阶段生成DUT HDL代码和FPGA设计阶段使用的一系列任务。
为了运行这些任务,我们将每个任务文件夹选项的细节我们的设计和硬件方案。信息的综合工具,目标设备的细节,和目标频率设定目标文件夹下将定义和设置有关全局重置和报告生成的HDL代码生成部分。
单击APPLY保存选择的选择,右键单击3.2子文件夹,然后单击“运行选中的任务”来启动代HDL代码。
高密度脂蛋白顾问完成运行任务时,您已经成功地生成HDL代码。结果生成的高密度脂蛋白是结构化的,评论,和可读的,你可以从特定的行HDL代码导航模型或MATLAB代码。代码生成的报告让你审查资源利用率估计如乘数、DSP块,如流水线和优化选项,资源共享,延迟平衡。此外,您可以查看模型的变化DUT使用生成的模型链接选项,甚至模拟生成的模型,以确保其正常工作时间进行了优化。
与HDL代码生成,您可以选择利用工作流创建FPGA综合项目的顾问,其他使用您所选择的合成工具。这一节我们将使用第一个选项。
随着FPGA资源映射的逻辑,我们可以想象和识别的预处理和post-routing计时信息和突出的关键路径模型。这个分析使用注释模型合成结果选项,使高密度脂蛋白编码器和更精确的关键路径显示DUT时机。完成工作流顾问中的步骤之后,您可以验证工作流上的高密度脂蛋白利用cosimulation顾问。cosimulation选项我们可以验证RTL匹配仿真软件和MATLAB的行为。万博1manbetx
在高密度脂蛋白与这第五个也是最后一个视频编码器视频系列,我们已经成功地生成和合成的优化HDL代码脉冲检测算法在MATLAB中实现。
在高密度脂蛋白编码器产品,了解更多访问MathWorks网站和探索MathWorks开始页面设计、探索、生成、和FPGA验证HDL代码生成,ASIC或系统芯片(SoC)的原型或生产项目。
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