高密度脂蛋白验证器
高密度脂蛋白시뮬레이터와FPGA보드를이용하여Verilog와硬件描述语言(VHDL)을테스트하고검증합니다。
HDL校验™를이용하면FPGA、ASIC, SoC에사용되는Verilog®및硬件描述语言(VHDL)®를테스트하고검증할수있습니다。HDL시뮬레이터와의联合仿真을이용하여MATLAB®또는的万博1manbetxSimulink®에서실행되는테스트벤치와비교하여RTL을검증할수있습니다。FPGA및SoC개발보드와함께이런동일한테스트벤치를사용하여,하드웨어에서HDL구현을검증할수있습니다。
HDL验证는赛灵思®및英特尔®보드에서FPGA구현을디버깅하고테스팅하기위한툴을제공합니다。설계를하드웨어에서테스트하기위해，MATLAB을이용하여메모리에매핑된레지스터에쓰고읽을수있습니다。설계에프로브를삽입하고트리거조건을설정하여，내부신호를MATLAB에업로드해서시각화와분석을할수있습니다。
高密度脂蛋白校验는UVM(统一验证方法)테스트벤치등RTL테스트벤치에서사용할검증모델을생성합니다。이러한모델들은SystemVerilog DPI(直接编程接口)를지원하는시뮬레이터에서네이티브로실행됩니다。
시작하기:
시스템디자인디버깅및검증하기
MATLAB및仿真万博1manbetx软件에서시스템테스트벤치와골든레퍼런스모델을사용하여Verilog또는硬件描述语言(VHDL)코드가기능사양에부합하는지검증하십시오。节奏®尖锐®및Xcelium™시뮬레이터또는Mentor Graphics公司®的ModelSim®및奎斯塔®시뮬레이터와함께MATLAB또는Simu万博1manbetxlink的를사용하여설계를검증하십시오。
高密度脂蛋白Cosimulation으万博1manbetx로仿真软件모델검증하기
기존HDL코드통합하기
레거시또는써드파티HDL코드를시스템레벨시뮬레이션을위해MATLAB알고리즘또는仿真软件모델에통합합니다万博1manbetx。Cosimulation向导를사용하여Verilog또는硬件描述语言(VHDL)코드를자동으로가져와서导师图形또는节奏HDL시뮬레이터에연결합니다。
协同仿真向导를사용하여VHDL또는Verilog的가져오기。
HDL코드커버리지측정하기
Mentor Graphics公司Cadence公司와HDL시뮬레이터의코드커버리지분석툴과대화형소스디버거에서나온결과를이용하여的Simulink에万博1manbetx서테스트벤치를평가하고정교화합니다。배치시뮬레이션을구동하기위해대화형테스트또는작성스크립트를수행합니다。
Cosimulation으로코드커버리지통계얻기。
UVM구성요소생성
万博1manbetxSimulink的모델에서완전한UVM（通用验证方法学）테스트벤치를생성하십시오。UVM시퀀스，스코어보드，DUT（设计被测）등검증구성요소를생성하고그것들을프로덕션테스트벤치에통합하십시오。
기능검증을위한UVM환경。
SystemVerilog DPI구성요소생성하기
Synopsys对此投®,节奏门齿또는Xcelium,导师图形ModelSim또는,등기능검증환경에서사용하기위한行为模式로서SystemVerilog DPI구성요소를MATLAB함수또는仿真软件서브시스템으로부터생성합니다。万博1manbetx
SystemVerilog구성요소생성하기
SystemVerilog声明
万博1manbetxSimulink的모델의断言에서네이티브SystemVerilog的어설션을생성합니다。생성된断言을사용하여Simulink的와万博1manbetx생산검증환경에서일관된설계동작을검증합니다。
断言블록에서코드생성하기。
FPGA-in-the-Loop테스트
MATLAB또는Si万博1manbetxmulink的에서실행되는시스템테스트벤치를사용하여FPGA보드에서실행되는HDL구현결과를테스트합니다。호스트컴퓨터를以太网，JTAG또는的PCI Express®를통해赛灵思，英特尔®및Microsemi®FPGA보드에자동으로연결합니다。
FPGA보드를이용한FPGA-在环仿真검증수행하기。
FPGA데이터캡처
FPGA에서실행되는디자인에서고속신호를캡쳐후,자동으로MATLAB에로드하여결과를관찰하고분석합니다。디자인내부의신호를분석하여예상되는동작을확인하거나예외사항이있는지여부를조사합니다。
분석을위해신호를캡쳐하고MATLAB에업로드하기。
읽기/쓰기를위한메모리액세스
MathWorks의IP코어를FPGA디자인에삽입하여JTAG,이더넷또는PCI Express를통해MATLAB에서온보드(车载)메모리위치에액세스합니다。AXI레지스터에대한읽기또는쓰기액세스를통해FPGA알고리즘을테스트하고MATLAB과온보드(车载)메모리간에대량의신호또는이미지파일을전송합니다。
MATLAB에서온보드메모리위치에액세스하기。
高密度脂蛋白Cosimulation자동화
HDL워크플로어드바이저툴에서직접다운로드한HDL编码器에의해생성된的Verilog또는VHDL코드의자동검증을수행합니다。
HDL워크플로어드바이저를사용하여HDL联合仿真모델생성하기。
FPGA테스트자동화
Xilinx,英特尔및Microsemi개발툴과의통합을통해FPGA비트스트림을생성함으로써MATLAB또는仿真软件의테스트벤치에서하드웨어万博1manbetx검증을수행합니다。万博1manbetx仿真软件모델에테스트포인트를추가하여신호를포착하고,그것들을MATLAB에로딩하여보고분석하십시오。
HDL워크플로어드바이저를사용하여FPGA-在半实物모델생성하기。
SystemVerilog DPI테스트벤치
高密度脂蛋白코드생성시에仿万博1manbetx真软件모델에서SystemVerilog테스트벤치를생성합니다。Synopsys对此风投,节奏门齿또는Xcelium,导师图形ModelSim또는,및Xilinx Vivado시뮬레이터를포함한HDL시뮬레이터와함께테스트벤치를사용하여생성된Verilog또는硬件描述语言(VHDL)코드를검증합니다。
HDL编码器를사용하여DPI컴포넌트생성하기。
가상프로토타입
가상플랫폼시뮬레이션에사용하기위해TLM 2.0인터페이스를지원하는SystemC가상프로토타입모델을생성합니다。
万博1manbetx仿真软件모델로부터가상플랫폼실행파일생성하기。
IP-XACT지원
IP-XACT™XML파일을가져와서생성한컴포넌트의TLM인터페이스를커스터마이즈합니다。TLM생성기를사용하여仿真软万博1manbetx件와생성된TLM컴포넌트간의매핑정보가있는IP-XACT파일을생성합니다。
万博1manbetx仿真软件모델에서IP-XACT파일생성하기。
UVM구성요소생성
조정가능한파라미터를사용하여UVM시퀀스또는스코어보드구성요소생성
UVM구성요소생성
万博1manbetx仿真软件비가상버스,복소수및열거형데이터형지원
데이터캡처
4개이상의캡처창을사용시성능개선
MATLAB AXI마스터
赛灵思ZYNQ-7000的SoC ZC706평가키트및安富利ZedBoard를위해이더넷기반AXI4읽기및쓰기동작수행
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