无线HDL工具箱

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FPGA,ASIC및 SoC용 5G및 长期演进技术통신 서브시스템의 설계 및 구현

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참조 응용 프로그램 하드웨어 서브시스템

미리 만들어진 FPGA검증 서브시스템을 통합하여 시스템 설계 효율을 향상시킬 수 있습니다.

5G NR(新收音机)셀 검색

하드웨어 검증된 서브시스템을 사용하면 5G天然橡胶표준에 따라 기본 및 보조 신호(PSS)및 SSS)동기화를 수행할 수 있습니다. 검증을 위한 MATLAB알고리즘 참조가 있습니다.

长期演进技术셀 검색, MIB및 同胞1복원

이 서브시스템을 사용하여 伊诺代布신호를 탐지 및 복조하고 FPGA또는 专用集成电路어플리케이션에서 사용할 마스터 정보 블록(MIB)및 시스템 정보 블록(SIB1)정보를 디코딩할 수 있습니다. FDD및 TDD모드를 지원하며 서로 다른 세 대륙의 长期演进技术신호를 탐지할 수 있도록 사전에 하드웨어상에서 검증완료 되었습니다.

구성 가능한 正交频分复用송신기 및 수신기

正交频分复用(직교 주파수 분할 다중화)을 사용하여 데이터를 송수신할 수 있습니다. 파라미터, 기호 변조 유형 및 부호화율을 구성할 수 있습니다. AWGN(가산성 백색 가우스 잡음)과 같은 손상을 모델링하고 구성할 수 있습니다. 여기에는 검증을 위한 MATLAB알고리즘 참조가 포함되어 있습니다.

F-OFDM송신기의 파형 스펙트럼 예.

5G,LTE및 무선 知识产权블록

하드웨어 검증 스트리밍 알고리즘으로 무선 통신 서브시스템을 더 신속하게 설계할 수 있습니다.

5G天然橡胶지적 재산(IP)블록

널리 사용되는 알고리즘을 하드웨어 검증된 구현을 사용하여 5G NR FPGA또는 专用集成电路응용 프로그램을 더 빠르게 설계할 수 있습니다. 저밀도 패리티 검사(自民党)코딩 및 디코딩, 极地的코딩 및 디코딩, 기호 변호 및 복조에 대해 알고리즘의 하드웨어 구현을 사용자 지정 기능과 함께 모델링 및 시뮬레이션을 수행할 수 있습니다. 그런 다음 HDL编码器™를 사용하여 합성 가능한 VHDL또는 Verilog RTL을 생성할 수 있습니다.

高密度脂蛋白최적화된 NR极性디코더 블록의 구성.

LTE IP블록

Turbo,卷积,CRC인코더 및 디코더 이외에도 正交频分复用복조기와 같은 长期演进技术특정 알고리즘의 효율적인 하드웨어 구현을 모델링하고 시뮬레이션할 수 있습니다. 그런 다음 HDL编码器를 사용하여 전체 서브시스템에 대해 합성 가능한 VHDL또는 Verilog RTL을 생성할 수 있습니다.

제어 신호 버스가 있는 高密度脂蛋白최적화 长期演进技术터보 및 华润디코더.

다중 표준 知识产权블록

LTE、WLAN、DVB(디지털 비디오 방송), WiMAX®및 希伯兰뿐 아니라 디지털 위성 통신을 포함한 무선 표준의 하드웨어 구현을 위해 维特比디코더, 디펑처러 및 가변 사이즈 快速傅里叶变换와 같은 하드웨어에서 검증된 빌딩 블록을 사용할 수 있습니다.

디펑처러 및 维特比디코더 블록을 사용하여 无线局域网부호화율로 인코딩된 샘플을 디코딩합니다.

5G또는 长期演进技术골든 레퍼런스를 사용한 검증

효율적인 검증을 위해 프레임 기반 알고리즘과 테스트 벤치를 스트리밍 하드웨어 구현에 연결할 수 있습니다.

프레임과 샘플 간 변환

MATLAB®에서 프레임 기반 파형을 제어 신호가 있는 샘플 스트림으로 변환하여 하드웨어에서 처리하도록 할 수 합니다. 그런 다음 스트리밍 하드웨어 출력값을 프레임으로 변환하여 골든 레퍼런스 알고리즘에 대해 검증할 수 있습니다.

프레임으로부터 샘플로의 변환과 제어 신호 생성.

高密度脂蛋白및 FPGA통합 시뮬레이션

HDL验证器™를 사용하여 RTL시뮬레이션을 통해 혹은 MATLAB또는 模拟테스트 환경万博1manbetx에 연결된 FPGA개발 키트에서 하드웨어 서브시스템을 검증할 수 있습니다.

하드웨어 기반 검증을 사용한 FPGA 프로토타입을 Simulink에 연결.

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HDL验证器하드웨어 기반 검증을 사용한 FPGA프로토타입을 模万博1manbetx拟에 연결.

FPGA、ASIC、SoC배포

실시간 무선 신호로 테스트할 수 있도록 무선 응용 프로그램을 FPGA하드웨어에 쉽게 타겟팅하고, 동일한 모델을 제품 적용에 다시 사용할 수 있습니다.

제품에 적용

HDL编码器를 사용하여 하드웨어 서브시스템 모델로부터 고품질의 타겟 독립적인 RTL및 阿西인터페이스를 생성할 수 있습니다.

SoC상호 연결 인터페이스 생성.