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是否可以测试一个HDL设计多个时钟使用FPGA-in-the循环和仿真软件吗?万博1manbetx

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Araferna 2016年6月30日

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回答: 道贾 2016年7月3日

我想使用FPGA-in-the-loop模拟测试设计。他们有可能测试设计包含多个不同频率的时钟?(200 MHz、100 MHz 50 MHz 25兆赫)。

谢谢

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答案(1)

道贾 2016年7月3日

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FPGA-in-the-Loop不支持多个异步时钟。万博1manbetx如果你所有的时钟是同步的,即他们来自相同的时钟,它可能工作,但你可能会执行一些手动修改生成的FPGA-in-the-Loop FPGA项目工作。

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