半导体知识产权核心–通常称为IP核–是用于FPGA、SoC FPGA或ASIC设计的可重用HDL组件。
在FPGA和SoC FPGA中，IP核充当构建块，您可以使用诸如万岁®来自Xilinx的IP集成商和ISE或来自英特尔的Qsys. 安巴®AXI版本4 AXI互连协议（更好地称为AXI4）已成为内存映射和流式数据传输的标准协议。
生成IP核的通用工作流生成的IP核符合Xilinx和Intel支持的AXI4接口，以及AXI4 Lite和万博1manbetxAXI4流Xilinx协议®设备。你可以整合这些自定义IP核使用Xilinx Vivado IP Integrator或Intel的Qsys进行FPGA或SoC FPGA设计。
您可以从中生成IP核心MATLAB®代码或万博1manbetx®模型。您还可以在中使用IP核心生成工作流HDL编码器™使用中的C/C++代码生成功能嵌入式编码器®以自动化的方式软硬件工作流程目标是Xilinx Zynq®SoCs与英特尔®SoC FPGA。
有关其他详细信息，请参阅HDL编码器™.
