从系列:FPGA设计与MATLAB
生成一个高效的FPGA设计一般包括平衡吞吐量,延迟和硬件资源。根据你的设计的本质和目标,有很多方法来适应你的高效算法硬件实现。教程的这一部分展示的一些方法。
这个视频覆盖:
欢迎来到HDL编码视频系列。在这个视频系列中,我们将学习一个受欢迎的生产证明路径通过仿真软件MATLAB数字信号处理算法,定点设计师,和HDL编码目标FPGA。万博1manbetx
在视频系列的第一部分中,我们讨论了MATLAB和Simulink的强度和高密度脂蛋白的概述了编码器自导的教程上可用MathWorks文件交换网站。万博1manbetx在我们创建的第二个视频仿真软件模型脉冲检测算法的硬件实现。万博1manbetx
在这一部分,我们将准备HDL代码生成和仿真软件模型强调技术优化微架万博1manbetx构的硬件。
我们将重命名并保存模型,在MATLAB上运行HDLSETUP命令行。HDLSETUP配置几个HDL代码生成的模型参数。的一个参数,样品时间对应于一个地区样品速度数据,这是可视化的颜色代码。FPGA,这通常意味着时钟程度快速监测数据通过管道阶段,协调的时间信号导线并行路径。
块不同样本时间模型更新时出现在不同的颜色。在我们的模型中样本时间和更新都是相同的块和信号线路会出现红色。
结合过滤块、计算能力和当地峰子系统顶级子系统并命名为脉冲探测器。这个新的子系统将称为测试设备,或DUT,包含了我们将生成HDL代码的算法。
高密度脂蛋白编码器软件提供架构选项扩展控制速度和面积权衡实现硬件设计。我们将展示多种方式插入管道阶段平衡并行路径并运行在更高的时钟频率。
我们将开始通过改变滤波器结构直接形式转置导致更好的时间性能和插入额外的输入/输出管道寄存器。同样,添加一个水平的输入和输出管道寄存器和设置“自适应流水线”的计算能力子系统通过高密度脂蛋白块属性。
自适应流水线自动化流水线寄存器的插入特定的操作,从而导致时钟速度的提高。时钟速度的增加是通过减少管道阶段之间的逻辑操作。这种优化技术是依赖于目标设备和频率设置。
当我们从模型中生成HDL代码在最后一步,我们可以查看延误插入不同的块。管道寄存器影响的整体仿真模型,模拟效果可以手动插入延迟。
这是我们将会做什么当我们添加一个数据有效性检查作为控制信号的仿真软件模型设计。万博1manbetx我们创建Valid_In和Valid_out港口和添加管道并行路径延迟。在数据输入/输出路径和其他有效的输入/输出路径上出现在DUT子系统。日志后valid_in信号延迟块期间filter_valid信号,输出测试。
使用脚本pulse_detector_v2_tb试验台,我们比较MATLAB的输出黄金参考和更新仿真软件模型。万博1manbetx
记录filter_valid信号验证滤波器的输出和方块级试验台脚本。
试验台的输出数据证明了仿真软件模型优化后HDL代码生成匹配金色的参考。万博1manbetx
在这个视频系列的第三部分中高密度脂蛋白编码器,我们更改HDL代码生成和仿真软件模型强调了技术可用于优化参数,提高速度和资源使用。万博1manbetx
下一节我们将仿真软件模型设计转换为定点数据类型。万博1manbetx
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