在本网络研讨会中，您将学习如何利用HDL编码器探索设计选择调整到特定的速度和区域限制。使用HDL Coder，您可以调用几个优化特性，这些特性允许您共享硬件资源以减少面积占用，并允许您流水线设计以提高设计的时钟频率。

MathWorks工程师将展示对HDL编码器的最新改进，它使迭代工作流在从Simulink模型、MATLAB代码和状态流图生成可合成Verilog和VHDL时探索速度/区域设计空间。万博1manbetx

我们将讨论以下议题:

• 区域优化
  • 基本区域优化工作流程
  • 资源共享Simulink块和MAT万博1manbetxLAB代码
  • RAM映射：将MATLAB矩阵映射到FPGA块RAM
  • 循环流:MATLAB的“for”循环和矩阵操作的有效实现
• 速度优化
  • 基本速度优化工作流程
  • Back-annotation:在Simulink中可视化后合成和后映射关键路径万博1manbetx
  • 在Simulink模型和MATLAB代码中插入管道寄存器万博1manbetx
  • 分布式流水线：基于重度的自动化优化

主持人:Girish Venkataramani是HDL优化和HW/SW协同设计组的团队领导。自2007年以来，他一直致力于HDL Coder产品，是该产品的编译器基础设施和HDL(速度/面积)优化框架的首席架构师。在加入MathWorks之前，Girish研究了几个涉及不同C-to-HDL编译工具的研究问题。他拥有卡内基梅隆大学(Carnegie Mellon University)的电子和计算机工程博士学位，在那里他探索了异步C-to-HDL编译器中的性能分析和优化问题。他拥有加州大学河滨分校计算机科学硕士学位。