生成IP核心和BOTSTREAM
生成HDL IP Core和Bitstream，其中包含用于部署的HDL代码在独立FPGA板上，Speedgoat®I/O模块，xilinx®Zynq®-7000平台或英特尔®SOC设备
IP核心是可共享且可重复使用的HDL组件，可实现特定功能，通常是算法。IP核心由IP核心定义文件，为您的算法生成的HDL代码，包含寄存器地址映射的C标头文件以及IP Core Report。
通过使用IP核心生成HDL Workflow顾问中的工作流程，HDL Coder™可以生成包含HDL源代码和C标头文件的IP核心，以将IP核心集成到您的Vivado中®或QSYS项目，然后对目标硬件进行编程。您可以根据目标平台将IP核心集成到默认或自定义参考设计中，并生成要部署到FPGA硬件的bitstream。输入是Simulink中设计的IP核心万博1manbetx®模型或MATLAB®功能。该输出是由HDL编码器从IP核心生成的BOTSTREAM。
有关工作流程的更多详细信息，请参阅针对FPGA和SOC硬件概述。
课程
hdlcoder.workflowconfig |
配置HDL代码生成和部署工作流程 |
话题
IP核心生成
- 自定义IP核心生成
使用HDL Workflow Advisor，您可以从模型或算法生成自定义IP核心。 - 自定义IP核心报告
当您生成自定义IP核心时，默认情况下，您默认将生成HTML自定义IP核心报告。 - 多火IP核心生成
学习各种示例设计，这些设计将多个样本率与IP核心生成工作流程使用。 - 从Simulink模型生成独立于董事会的HDL IP核心万博1manbetx
当您打开HDL Workflow顾问并运行IP核心生成Simulink模型的工作流程，您可万博1manbetx以指定通用Xilinx平台或通用的英特尔平台。 - 从MATLAB算法生成董事会独立的IP核心
来自MATLAB的独立于董事会的IP核心生成。 - 生成具有多个AXI4-Stream和Axi4主接口的HDL IP核心
了解如何将DUT端口映射到多个AXI4-Stream，AXI4-Stream视频和AXI4主接口。 - 全局重置信号与IP核心时钟域的同步
了解HDL编码器如何自动插入逻辑以同步全局重置信号与IP核心时钟域。
Xilinx Zynq参考设计
- 默认系统参考设计（Xilinx Zyn万博1manbetxq平台的HDL编码器支持包）
了解默认系统参考设计并使用参考设计。 - 带有AXI4-stream接口参考设计的默认系统（Xilinx Zyn万博1manbetxq平台的HDL编码器支持包）
了解如何将默认系统与AXI4-Stream接口参考设计及其要求一起使用。 - 默认视频系统参考设计（Xilinx Zyn万博1manbetxq平台的HDL编码器支持包）
了解默认视频系统参考设计及其要求。 - 带有外部DDR内存访问参考设计的默认系统（Xilinx Zyn万博1manbetxq平台的HDL编码器支持包）
了解具有外部DDR3内存访问参考设计及其要求的默认系统。
英特尔SOC参考设计
- 默认系统参考设计（HDL编码器支持包适万博1manbetx用于英特尔SOC设备）
了解默认系统参考设计并使用参考设计。 - 带有外部DDR4内存访问参考设计的默认系统（HDL编码器支持包适万博1manbetx用于英特尔SOC设备）
了解具有外部DDR3内存访问参考设计及其要求的默认系统。
参考设计集成
- IP缓存用于更快的参考设计综合
使用IP缓存，通过使用脱节功能来加快参考设计综合时间。 - 解决IP核心生成中的定时失败，并模拟实时FPGA I/O工作流程万博1manbetx
解决IP核心生成工作流程的FPGA Bitstream步骤中的定时故障，或用于基于Vivado的板的实时FPGA I/O工作流程。万博1manbetx
特色示例
您还可以从以下列表中选择一个网站：
美洲
- AméricaLatina（Español）
- 加拿大（英语）
- 美国（英语）