专用集成电路及SoC
Modélisez, vérifiez et programmez vos算法基于ASIC
Les experts du domain et Les ingénieurs硬件实用MATLAB®等仿真万博1manbetx软件®倒样机等créer des设计ASIC de qualité生产。Avec MATLAB et 万博1manbetxSimulink, vous pouvez effectuer les opérations suivantes:
- 优化器les算法倒du硬件ASIC afin d'éliminer les erreurs de spécification
- Simuler le comement d'un SoC à un niveau d'abstraction élevé
- Commencer la vérification + tôt en réutilisant les modèles et les cas de test au niveau système
- Générer un code RTL de qualité生产
«L' environment Si万博1manbetxmulink est idéal pour L 'exploration d'architecture au niveau système。Les simulation sont 200 fois + rapides qu'auparavant et Les modèles Simu万博1manbetxlink peuvent être facilement convertis en code C ou HDL, ce qui offre un haut niveau d'évolutivité et de réutilisation。»
Ken Chen, Faraday
利用MATLAB avec les ASIC et SoC
Modélisation pour le设计专用集成电路
AjoutezUne架构硬件(13)à投票算法numérique。Cela包括la固定的量化(30:45)倾une利用率加上效率des资源，et une génération de代码原生的原生的(55)基于FPGA的倒方便器原型。Réutilisez vos测试et votre算法référence pour simuler les优化连续。HDL编码器génère un测试台HDL qui permet de vérifier le设计HDL généré avec des vecurs de test issues du modèle Simulink。万博1manbetx
高密度脂蛋白编码器™génère du code VHDL ou Verilog synthétisable directement代理les blocs Simuli万博1manbetxnk, les函数MATLAB et les diagrams Stateflow®万博1manbetxsupportés pour le HDL。Vous pouvez générer du code depuis le même modèle pour lePrototypage FPGA(20:51)Et l'implémentation de生产。茜特向我走来Souplesse et réutilisationà votre process de design et vérification硬件。
SoC仿真组件
Modélisez des composants numériques，analogiquesEt logiciels à UN niveau d'abstraction élevé pour identifier Et éliminer les bugs au niveau système Et les problèmes de performance avant l'implémentation。simmulez la mémoire et la connectivité internet et externe, ainsi que l'ordonnance et les effets du système d'exploitation， à l'aide deSoC Blockset™．
孔塞维兹和自动化的cas au test de niveau système à l'aide de万博1manbetx仿真软件测试™，等等万博1manbetx仿真软件覆盖™倒générer联合国和谐的内容des métriques couverture de vos exigences。
Vérifiez régulièrement投票人在集会集会上投票sous-systèmes在集会集会上投票équivalence和la compatibilité在集会集会上投票。
评论员拉vérification加tôt
高密度脂蛋白校验™réutilise vos环境de测试MATLAB et Simulink倒vérifier 万博1manbetxvotre设计FPGA。
用拉cosimulation(35分)， vous pouvez exécuter automatiquement votre测试台MATLAB ou Simulink 万博1manbetxconnecté à votre设计Verilog ou VHDL exécuté dans un simuleur de Mentor Graphics ou Cadence design Systems。
出口des modèles类比ou numériques en tant que composantsSystemVerilog DPI(19)afin de les utiliser comme modèles de référence，刺激，ou modèles de simulation rapide dans les simulateurs SystemVerilog deSynopsys对此，Cadence设计系统欧导师图形．
Découvrir les产品
设计ASIC de qualité生产
Les experts du domain et Les ingénieurs硬件实用MATLAB et Simulink pour col万博1manbetxlorer sur des designs FPGA et SoC de production pour Les无文件通信,勒traitement d形象/视频,勒Contrôle moteur et d'électronique de puissance(24:20)Et les应用批评．
探索建筑的选择，优化的方法de synthèse haut niveau de HDL编码器(49:42)倒atteindre vos objectifs d'implémentation。Générez自动代码RTL易读et traçable jusqu'au modèle et aux exigences。荒诞的le代码RTL synthétisable et conforme aux règles de设计， HDL编码器génère différentes接口AXI4 afin de faciliter l'intégration dans votre SoC。
心知肚明。
联系方式évaluation personnalisée et obtenez un devis通讯员à vos besoins。
