这些资源和性能数据是针对Xilinx生成的HDL的合成结果®Virtex®6 (XC6VLX75T-1FF484) FPGA。表中的例子有这样的配置:
1024 FFT长度(默认)
使用4个乘法器、2个加法器的复数乘法
输出扩展启用
自然顺序输入,位反转输出
16位复杂输入数据
时钟使最小化(HDL编码器™参数)
合成HDL代码的性能因目标和合成选项而异。例如,对自然顺序输出的重新排序比默认的位反转输出使用更多的RAM,而实际输入比复杂输入使用更少的RAM。
对于标量输入基数2^2配置,该设计实现326 MHz时钟频率。延迟为1116个周期。设计使用这些资源。
资源 |
使用数量 |
附近地区 |
4597 |
自由流 |
5353 |
锡林克斯逻辑矿®DSP48 |
12 |
块RAM (16 k) |
6 |
当你向量化相同的基数2^2实现并行处理两个16位输入样本,设计达到316mhz时钟频率。延迟为600个周期。设计使用这些资源。
资源 |
使用数量 |
附近地区 |
7653 |
自由流 |
9322 |
Xilinx LogiCORE DSP48 |
24 |
块RAM (16 k) |
8 |
该块仅在实现突发基数万博1manbetx2体系结构时支持标量输入数据。突发设计实现309MHz时钟频率。延迟为5811个周期。设计使用这些资源。
资源 |
使用数量 |
附近地区 |
971 |
自由流 |
1254 |
Xilinx LogiCORE DSP48 |
3. |
块RAM (16 k) |
6 |